JPS6112070A - Ｉｎを基礎とした３―５族化合物デバイスへの白金電極 - Google Patents

Ｉｎを基礎とした３―５族化合物デバイスへの白金電極

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JPS6112070A
JPS6112070A JP60128412A JP12841285A JPS6112070A JP S6112070 A JPS6112070 A JP S6112070A JP 60128412 A JP60128412 A JP 60128412A JP 12841285 A JP12841285 A JP 12841285A JP S6112070 A JPS6112070 A JP S6112070A
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アランド　クワン‐ユー　チン
ブリマー　ハン‐ユー　チン
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AT&T Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体デバイス、より具体的には、発光ダイオ
ード（Ｌ　Ｅ”　Ｄ　）のようなＩｎを基礎とし光デバ
イスの電極に係る。
全母体中のドーパントを含む合金化した金属は、■−Ｖ
族化合物半導体への低抵抗率電極を形成する。しかし、
金を基礎とした金属化接触は、■−ｖ族半導体と強く相
互作用することが、よく知られている。ｐ形材料への金
を基礎とした電極（すなわち、ｐ−電極）を用いたＧａ
　Ａｓ　／　ＧａＡｌＡｓ及びＩｎＰ／　Ｉｎ　Ｇａ　
ＡｓＰＬＥＤは、ダークスポット欠陥（Ｄ　Ｓ　Ｄ、　
）として知られた暗い非発光領域が、発光領域にまで最
終的に広がった時、急速に劣化する。
これらの暗領域は、エイ、ケイ、チンらが、アイ・イー
・イー・イー°トランスアクション３０４頁（１９８３
）に述べているように、ｐ電極から金が各種のエピタキ
シャル層中に移動するために生じる。金の移動は温度の
上昇とある種の伝送システム用途で必要とされる高電流
密度によシ、加速される。
デバイス、の信頼性を改善するだめに、シンターしない
Ｔｉ　／　Ｐｔの゛ような金を基礎としないｐ電極が、
半導体と金ボールド層の間で用いられてきた。しかし、
低抵抗率電極を得るために、半導体ウェハには最初Ｚｎ
のようなｐ形ドーパントを拡散しなければならない。こ
の拡散工程は、エム・エラテンベルブらが５、頁（１９
８１）に述べているように、しばしば電極抵抗を変化さ
せる原因となる。
本発明者らは、最初の拡散工程を必要としない金を基礎
としない金属化プロセスを開発した。このプロセスは、
ＩｎＰを基礎とした層（たとえばＩ　ｎ　Ｇａ　Ａｓ　
Ｐ　）上に、Ｐｔの薄い層を堆積させ、約４５０−５２
５℃において、約５−３０分シンターすることを含む。
１−２　Ｘ　１０−５Ω−一の電極抵抗率が実現された
。高輝度１．３μｍ　ＩｎＰ／　Ｉｎ　Ｇａ　Ａｓ　Ｐ
　ＬＥＤの製作にこの金属化プロセスを導入することに
ょシ、電極金属の半導体中への浸透を制限し、ＤＳＤを
除くことによって、デバイスの信頼性が改善された。
第１図を参照すると、前面放射ＬＥＤが図示されておシ
、それは単結晶基板１ｏを含み、その上にはダブルへテ
ロ構造（ＤＨ）２０を、いくつかの適焔な技術（たとえ
ば液相エピタキシー又は化学気相堆積）のいずれかによ
り、エピタキシャル成長させる。ＤＨ２０は基板と同じ
伝導形の広禁制帯の第１のクラッド層２２、いずれかの
伝導形のよ及狭い禁制帯の中間領域２４及び相対する伝
導形の広禁制帯の第２のクラッド層２６を含む。中間領
域２４は単一の能動層又はいくつかの層の合成でよく、
いずれの場合も少くとも−っは、活性（発光という意味
で）で、その他は異なる機能（たとえば１．５５μｍ　
　ＬＥＤの場合はメル　゛ドパツク防止）を果せばよい
。最後に、電極補助層２８を、層２６上に成長させる。
すべての層は本質的に相互に格子整合がとれ、■−Ｖ族
材料系の化合物である。
電極がデバイスの相対する側の上に形成される。すなわ
ち、基板１０上に環状電極３゜が、また層２８上に点状
電極３２が形成される。誘電体層３４が、層２８上に形
成される。
それは電極３２と位置合せをした開口を有する。金属固
着コーティング３５を、誘電体層３４と電極３２上の表
面全体に堆積させる。
デバイスのこの側は、金属パッド３６及びポンディング
層３８を通して、ヒートシンク４゜に熱的に結合される
。金属パッド３６が固着コーティング３５上に、メッキ
される。
動作中、電源（図示されていない）にょシ順方向バイア
スされ、電源はまた所望の光出力パワーと同量のレベル
で、ポンピング電流を供給する。光線５０と、描か些だ
光出力が環状電極３０を通って放出され、能動層中の少
数キャリヤの放射再結合よシ生じ°る。光出力の波長は
、能動層の禁制帯によシ決る。
一実施例において、ＬＥＤはｎ　−ＩｎＰ基板１０、ｎ
　−ＩｎＰの第１のクラッド層２２、ｎ−ＩｎＧａＡｓ
Ｐ　（λ−１，３ｔｔｍ　）の能動層２４、ｐ　　Ｉｎ
Ｐの第２のクラッド層２６及びｐ−ＩｎＧａＡｓＰ　（
λ＝１．１μｍ）の電極補助層２８を含む。もちろん、
能動層は故意にｐ形又はｎ形にドープしてもよく、故意
にはドープせずにおいてもよい、また、具体的な組成に
依存して、一連の波長範囲（たとえば１．０−１．６５
μｍ）で動作できるよう設計できる。
更に、電極補助層はＩｎ　Ｇａ　Ａｓでよい。他方、電
極はＡｕ　／　Ｓｎ　／、Ｃｒ　／　Ａｕサンドイッチ
金属層でできた合金化環状電極３０及び以下で述べるシ
ンターしたＰｔ点状電極３２を含む。たとえば、誘電体
層３４はＳｉＯ２を含み、金属パッド３６はメッキした
Ａｕ　　を含み、ボンディング層３８はエポキシ、ま九
ヒートシンク４６はＡｕメッキしたＣｕを含む。
本発明に従うと、ｐ形Ｉｎ基礎層２８への低抵抗率接触
を得るため、及び更に電極金属の半導体中への移動によ
り生じるＤＳＤの形成をおさえるため、電極３２は約４
５０−５２５℃の温度で、約５−３０分の時間シンター
した本質的に純粋なＰｔの薄い層（たとえば５００人又
は１００ＯＡ）である。これらの条件下で、約１２Ｘ１
０−ｓΩ−ｃｒｌの接触抵抗率が得られ、最も低い値は
５００人の厚さｏＰｔ層の場合、約５００℃、１５−３
０分で得られる。シンター工程により、Ｉｎを基礎とし
た半導体とＰｔ層の間に、金属間界面層が形成される。
。この界面層は層２８ガＩｎ　Ｇａ　Ａｓ　Ｐから成る
時、恐ら＜　Ｐｔ　Ｉｎ２　、Ｐｔ層２、ＰｔＧａ及び
ＰｔＡｓ２を含む。接触抵抗のこの値は、従来技術のＢ
　ｅＡ　ｕ　　電極で得られる最善の値と同等であるが
、シンターされたＰｔ電極はＡｕ移動（従ってＤＳＤ）
の問題を防ぎ、Ａｕ移動を防止するためにＴｉ／Ｐｔ障
壁層（半導体中へのＺｎ拡散を伴う）を形成する必要性
を除く。
実際゛には、Ｐｔ点状電極は電子ビーム蒸着（たとえば
形状を描くためのシャドウマスクを通して）により、堆
積させるのが好ましい。
更に、シンター工程は還元性雰囲気（たとえばＨｚ　　
又はフォーミングガス）中で行うのが好ましい。この工
程中、層２８の少くとも最上表面は、揮発性物質（たと
えばＰ）の外方拡散を防止するため、（たとえば５ｔＯ
２で）ふたをする。
本発明者らの実験で、５００人ないし １０００Ａの厚さのＰｔ電極が有用であることを実証し
たが、たとえば約１００ないし２０００人といったはる
かに広い範囲も適していると予測される。約１００Å以
下では金属間界面層を形成するのにＰｔが不足で約２０
００Å以上では、電極と半導体間に誘起された応力が、
好ましくない。
二 以下の例は、説明のためにのみ示すものである。特にこ
とわらない限シ、具体的な材料、プロセス条件及び他の
パラメータは、本発明の視野を制限するために示したの
ではない。
図に示された型の前面発光ＬＦＤは、１００方向Ｓドー
プ（５ＸＩ　Ｏ”ｃｍ”　）　ＩｎＰ基板１０上に、液
相エピタキシーにより形成されたＩｎ　Ｐ／　Ｉｎ　Ｇ
ａ　Ａｓ　Ｐ　層で製作された。基板に格子整合した（
Δａ／ａ＜０．０５％）エピタキシャル層ば、４μｍ厚
のＳｎドープｎ形ＩｎＰクラッド層２２　（ｎ＝５Ｘ１
０”ｚ”）、０．７μｍ厚の故意にはドープしていない
ｎ形ＩｎＧａＡｓＰ（λ＝１．３μｍ）能動層２４．２
μｍ厚のＺｎドープｐ形ＩｎＰクラッド層（ｐ＝５Ｘ１
０Ｉ８ｍ−３）及び０．５μｍ厚のｐ形Ｉｎ　Ｇａ　Ａ
ｓ　Ｐ　　電極補助層２８（λ＝　１．１１１ｍ　、　
ｐ≧ｌ　Ｘ　Ｉ　Ｏ”Ｃｒｎ−３）を含んだ。
電極３０及び３２用の金属層は、シャドウマスクを通し
て電子ビーム蒸着した。環状電極３０はＡｕ　／　Ｓｎ
　／　Ｃｒ　、／　Ａｕサンドイッチ金属層から成った
。□点状電極３２は直径が３５μｍで、比較のため従来
技術に従い、８００人の１　ｗｔ　％　ＢｅＡｕ合金か
５００人のＰｔから成った。
シンターの前に、層２８の表面はＰめ外方拡散を防止す
るため、５４０２でキャップした。
次に、ＢｅＡｕ及びＰｔ電極をそれぞれ４２０℃の温度
で６分間及び５００℃で１５分間、フォーミングガス中
で加熱した。最初の約４分は、試料が炉温度に達するま
でに必要であった。ＢｅＡｕ及びＰｔの両方の場合に、
〜１×１０″Ωｄの低接触抵抗率が得らｉたが、これら
は従来技術によるＺｎＡｕ電極〔アイ・ウメブら、エレ
クトロニクス・レターズ第１４巻、４９９頁（１９７８
）参照）又ＦｉＴｉ／Ｐｔ／Ａｕと亜鉛（エム・エツテ
ンベルクら、同上参照）を用いたｐ−ＩｎＧａＡｓＰ　
（λ＝１．１μｍ）上の接触金属で得られる最も低い値
と等価である。
８００人の厚さのＢｅＡｕ　電極について、先に試験し
たところ、金は金−インジウム合金の形で１−１．２　
ＫＡの深さまで、ｐ　−ＩｎＧａＡｓＰ電極補層を、電
極的層透過したことが示された。ラザフオード後方散乱
を用いると、金の存在はｐ　−ＩｎＰクラッド層−能動
層界面で、〜６Ｘ１０”ｚ”の濃度まで検出された。そ
れぞれ拡散深さ及び時間としで、ｐ−ＩｎＰ層の厚さを
２．０μｍ、４２０℃における合金時間を２分とすると
、ｐ−ＩｎＰクラッド一層中の４．２０℃における金の
拡散定数は、おおよそ〜８　Ｘ　１０　”　ｃｌ／ｓｅ
ｃと見積られる。
周知の円筒溝研摩法を用い、本実施例の５００人厚のＰ
ｔ電極を試験したところ、Ｐｔは〜４００人の深さまで
、ｐ　−Ｉｎ　Ｇａ　Ａｓ　Ｐ電極補助層と、直接作用
することが示された。
この作用領域は、恐ら＜　ＰｔＩｎ２　、ＰｔＰ２巻、
１４７３頁（１９８３）を参照〕、ＰｔＧａ及びＰｔＡ
ｓ　　（シー・フォンテンら、ジャーナル・オブ・アプ
ライド・フィジックス、第５４巻、１４０４頁（１９８
３）を参照〕から成る。ＣＢ＋イオンビームを用いた二
次イオン質量スペクトル（ＳＩＭＳ）分析と、オージェ
電子スペクトロスコピイ（ＡＥＳ　）によシ、デバイス
ウェハを通してのＰｔの深さ方向の分布が得られた。深
さ方向の目盛を作るため、Ｉｎ　Ｇａ　Ａｓ　Ｐ　／　
Ｉｎ　Ｐ界面の位置を決る目的で、Ｇａの深さ方向分布
を用いた。エピタキシャル層の厚さは、円筒溝研摩法に
よシ、決めた。ＡＥＳ分析によると、Ｐｔはｐ−ＩｎＧ
ａＡｓＰ電極補助層２８全体を、貫いていることが示さ
れた。５ＩＮＳ−’；’ｊ析を用いると、Ｐｔの濃度は
層２６及び２８間の界面から、〜０．５μｍのｐ−Ｉｎ
Ｐクラッド層２層中６中１０１６ｃｒｎツ以下に下ると
評価された。拡散深さ及び時間として、それぞれＩｎＰ
中への浸透深さ０．５μｍ、５００℃における合金時間
１１分を用いると、５００℃におけるｐ−１ｎＰクラッ
ド層２６中でのＰｔの拡散定数は、おおよそ９　Ｘ　１
０−”ｄ／ｓｅｅ　　と見積られた。５００℃における
ＩｎＰ中のＰｔ拡散定数は、４２０℃におけるＡｕの拡
散定数よシ、〜１０２小さい。
ＢｅＡｕ又はＰｔ電極を用いたＬＥＤは、１６ＫＡ１０
＋！　　及び８５℃の接合温度で、１００ｈ焼き入れし
た。光出力の劣化あるいはＤＳＤは観測されなかった。
焼き入れ後、デバイスは２０　ＫＡ　／　ｃ４及び２０
０℃接合温度で、寿命試験を受けた。〜３Ｘ１０３ｈ後
、本発明のＰｔ　　電極を有するＬＥＤには、ＤＳＤは
なく、それらの光出力はわずか５−９チ劣化しただけで
あった。しかし、〜１０２ｈ後ＢｅＡｕ　　電極を有す
るＬＥＤには、大きな（２−４μｍ径）ＤＳＤが観測さ
れ、光出力は最初の値から７−２３％劣化した。これら
の値は、ＢｅＡｕ　　電極から金が移動する結果、Ｉｎ
Ｐ／ＩｎＧａＡｓＰ　ＬＥＤ　　中にＤＳＤが形成され
ることを、直接示す。
上で述べた構成は、本発明の原理の応用を示すために考
えられる多くの具体的な実施例を示すだけのものである
ことを、理解すべきである。本発明の精神及び視野を離
れることなく、当業者には、これらの原理に従い、多く
のかつ各種の他の構成が考えられる。
特に、シンターされた白金電極は、半導体レーザにも有
用である。事実、１０００Ａの厚さのＰｔ電極は、たと
えば周知のダブルチャネル・プレーナ埋込みへテロ構造
（ＤＣＰＢＨ）レーザ及び利得誘導レーザのようなＩｎ
Ｐ／Ｉｎ　Ｇａ　Ａｓ　Ｐレーザのｐ　−Ｉｎ　ＧａＡ
ｓ　Ｐ電極補助層への細長いストライプ状電極として用
いて、成功している。
【図面の簡単な説明】
図面は本発明の一実施例に従うＬＥＤの概略断面図であ
る。

Claims (16)

    【特許請求の範囲】
  1. １．Ｉｎを基礎としたIII−Ｖ族化合物半導体層上への
    低接触抵抗率電極形成を含むデバ イス製作方法において、 （ａ）前記Ｉｎ基礎層上に、本質的にＰｔのみの薄い層
    を堆積させる工程及び （ｂ）還元性雰囲気中で約４５０−５２５℃の温度で、
    約５−３０分の時間シンターする工程を特徴とする方法
    。
  2. ２．特許請求の範囲第１項に記載された方法において、
    Ｐｔ層は約１００ないし２０００Åの厚さであることを
    特徴とする方法。
  3. ３．特許請求の範囲第２項に記載された方法において、
    Ｐｔ層は電子ビーム堆積により 形成されることを特徴とする方法。
  4. ４．特許請求の範囲第１−３項のいずれか１項に記載さ
    れた方法において、Ｉｎ基礎層 はｐ形ＩｎＧａＡｓＰから成ることを特徴とする方法。
  5. ５．特許請求の範囲第１−３項のいずれか１項に記載さ
    れた方法において、Ｉｎ基礎層 はｐ形ＩｎＧａＡｓから成ることを特徴とする方法。
  6. ６．特許請求の範囲第４項に記載された方法において、
    接触抵抗率は約１×１０＾−＾５Ω−ｃｍ＾２で、前記
    シンター工程（ｂ）は、約５００℃で約１５−３０分間
    行うことを特徴とする方法。
  7. ７．特許請求の範囲第１−６項のいずれか１項に記載さ
    れた方法において、デバイスは発光ダイオードから成る
    ことを特徴とする方法。
  8. ８．特許請求の範囲第１−６項のいずれか１項に記載さ
    れた方法において、デバイスはレーザから成ることを特
    徴とする方法。
  9. ９．Ｉｎを基礎としたIII−Ｖ族化合物半導体層上の低
    接触抵抗率電極を含むデバイスの製作方法において、 （ａ）ＩｎＧａＡｓＰ及びＩｎＧａＡｓから成る群から
    選択されたｐ形半導体組成を、前記Ｉｎ基礎層として、
    エピタキシャル成長させる工程、 （ｂ）シヤドウマスクを通して、前記Ｉｎ基礎層の限定
    された部分上に、約１００ないし２０００Åの厚さの本
    質的にＰｔの薄い層を電子ビーム、堆積させる工程 （ｃ）前記Ｉｎ基礎層から揮発性元素の外方拡散を防止
    するため、Ｉｎ基礎層にキャップを形成する工程 （ｄ）約４５０−５２５℃の温度、約５−３０分の時間
    、還元性雰囲気中で前記層をシンターする工程を特徴と
    する方法。
  10. １０．特許請求の範囲第９項に記載された方法において
    、電極は約１−２×１０＾−＾５Ω−ｃｍ＾２の接触抵
    抗率を有することを特徴とする方法。
  11. １１．特許請求の範囲第１０項に記載された方法におい
    て、抵抗は約１×１０＾−＾５Ω−ｃｍ＾２でシンター
    工程（ｄ）は約５００℃で約１５−３０分間行われるこ
    とを特徴とする方法。
  12. １２．Ｉｎを基礎としたIII−Ｖ族化合物半導体基体を
    含む半導体デバイスにおいて、電極は本質的にＰｔのみ
    の薄い層を含み、前記基体を前記Ｐｔ層に結びつける界
    面層が含まれ、前記界面層は前記基体の１ないし複数の
    III族又はり族元素を含むＰｔ化合物を含むことを特徴
    とするデバイス。
  13. １３．特許請求の範囲第１２項に記載されたデバイスに
    おいて、基体はＩｎＧａＡｓＰから成ることを特徴とす
    るデバイス。
  14. １４．特許請求の範囲第１２項に記載されたデバイスに
    おいて、基体はＩｎＧａＡｓから成ることを特徴とする
    デバイス。
  15. １５．特許請求の範囲第１２項に記載されたデバイスに
    おいて、層は約１００ないし２０００Åの厚さであるこ
    とを特徴とするデバイス。
  16. １６．特許請求の範囲第１２−１５項のいずれか１項に
    記載されたデバイスにおいて、電極の接触抵抗率は約２
    ×１０＾−＾５Ω−ｃｍ＾２以下であることを特徴とす
    るデバイス。
JP60128412A 1984-06-15 1985-06-14 Ｉｎを基礎とした３―５族化合物デバイスへの白金電極 Pending JPS6112070A (ja)

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