JPS61120206A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS61120206A JPS61120206A JP24075784A JP24075784A JPS61120206A JP S61120206 A JPS61120206 A JP S61120206A JP 24075784 A JP24075784 A JP 24075784A JP 24075784 A JP24075784 A JP 24075784A JP S61120206 A JPS61120206 A JP S61120206A
- Authority
- JP
- Japan
- Prior art keywords
- control
- sequence
- memory
- circuit
- control block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シーケンス制御装置、特に制御対象の複数
の制御ブロックを並列的に制御する工程歩進タイプのシ
ーケンス制御装置に関する。
の制御ブロックを並列的に制御する工程歩進タイプのシ
ーケンス制御装置に関する。
従来、１徨歩進タイプのシーケンス制御装置としては第
３図に示すものがある。図において、１はシーケンス順
にステップが進む工程歩進部、２は歩進条件となる入力
部、３はシーケンス作成表に対応する゛・よう構成され
ステップ毎の出力を管理する出力マトリックスメモリ一
部であり、縦に各ステップ（Ｓｏ・・・５ｆｌ）が横に
指令（Ｑ、・・・Ｑ、）が設けられている。
３図に示すものがある。図において、１はシーケンス順
にステップが進む工程歩進部、２は歩進条件となる入力
部、３はシーケンス作成表に対応する゛・よう構成され
ステップ毎の出力を管理する出力マトリックスメモリ一
部であり、縦に各ステップ（Ｓｏ・・・５ｆｌ）が横に
指令（Ｑ、・・・Ｑ、）が設けられている。
次に動作について説明する。工程歩道部１のステップＳ
０よりスタートすると、ステップＳ０にて設定された出
力マトリックスメモリ一部３の指令Ｑ、が出力され、そ
の後ステップＳ０の完了信号として入力部２のステップ
Ｓ０での完了信号工。
０よりスタートすると、ステップＳ０にて設定された出
力マトリックスメモリ一部３の指令Ｑ、が出力され、そ
の後ステップＳ０の完了信号として入力部２のステップ
Ｓ０での完了信号工。
が出力されるとステップが８０より８．へと移動する。
以下、同様にしてステップが８日 迄進むと、ステッ
プＳｎでは完了信号１．が出力され、ステップがＳｆｌ
より８０へ移動して、一つの制御対象における１サイク
ルの制御が終了する。
プＳｎでは完了信号１．が出力され、ステップがＳｆｌ
より８０へ移動して、一つの制御対象における１サイク
ルの制御が終了する。
従来のシーケンス制御装置は、以上のように構成されて
いたので、ステップ数がハードウェアで決定されてしま
い、制御対象内で複数に分割された制御ブロックの並列
運転を必要とする場合には、同様の制御装置が制御ブロ
ック数と同数必要となり、また、制御装置を複数並設す
ると、入出力信号が制御装置毎に専有されてしまい、同
一人出力を異なる制御ブロックで使用場合には、リレー
等のハードウェアで増幅が必要となる等、ハードウェア
が複雑になるとともに高価となる問題があった。
いたので、ステップ数がハードウェアで決定されてしま
い、制御対象内で複数に分割された制御ブロックの並列
運転を必要とする場合には、同様の制御装置が制御ブロ
ック数と同数必要となり、また、制御装置を複数並設す
ると、入出力信号が制御装置毎に専有されてしまい、同
一人出力を異なる制御ブロックで使用場合には、リレー
等のハードウェアで増幅が必要となる等、ハードウェア
が複雑になるとともに高価となる問題があった。
この発明は上記従来の問題点を除去するためになされた
もので、シーケンスメモリー領域に対応するシーケンス
作成表に、全体のステップを制御ブロック毎に分割しこ
の制御ブロック毎に制御させるステップ分割設定欄を設
け、これらのステップ分割設定欄に基づいて各制御ブロ
ックを並列運転を行うシーケンス制御装置を提供するこ
とを目的としている。
もので、シーケンスメモリー領域に対応するシーケンス
作成表に、全体のステップを制御ブロック毎に分割しこ
の制御ブロック毎に制御させるステップ分割設定欄を設
け、これらのステップ分割設定欄に基づいて各制御ブロ
ックを並列運転を行うシーケンス制御装置を提供するこ
とを目的としている。
本発明のシーケンス制御装置は、シーケンス作成表に対
応して構成された記憶部と、この記憶部の指令に基づい
て制御対象を制御する制御部とを備え、上記記憶部に対
応するようシーケンス作成表に、全体のステップを制御
ブロック毎に分割しこの分割されたステップ別に対応す
るステップ分割設定欄を設けたものである。
応して構成された記憶部と、この記憶部の指令に基づい
て制御対象を制御する制御部とを備え、上記記憶部に対
応するようシーケンス作成表に、全体のステップを制御
ブロック毎に分割しこの分割されたステップ別に対応す
るステップ分割設定欄を設けたものである。
この発明においては、分割された各々のステップ分割設
定欄に基づいて、制御対象を分割した各制御ブロックの
始動・停止を同時に制御して、分割された制御ブロック
を並列運転するものである。
定欄に基づいて、制御対象を分割した各制御ブロックの
始動・停止を同時に制御して、分割された制御ブロック
を並列運転するものである。
以下、この発明の一実施例を図について説明する。第１
図はシーケンス制御装置のブロック図、第２図は第１図
のシーケンスメモリーに対応するよう構成されたシーケ
ンス作成表である。図において第３図と同′−符号は同
一または相当部分を示す。第１図において、４は歩進条
件入力部２のインターフェース用の入力回路、５はステ
ップ順にシーケンスを記憶できるシーケンスメモリー（
記憶部）、６は制御回路（制御部）であり、現在ステッ
プの管理やステップの歩進を管理するステップ管理部６
人と、このステップ管理部６人の指令により入力回路４
とシーケンスメモリー５との歩進条件を比較する入力条
件比較部６Ｂと、ステップ管理部６人の指令によりシー
ケンスメモリー５内のステップ対応出力を選択する対応
出力選択部６Ｃ，とから構成されている。７は外部へ出
力を出すためのインターフェース用の出力回路、８は外
部出力、９は制御装置本体である。第２図において、１
０はシーケンス順序を示すステップ欄で８０からＳＩＩ
迄縦配列しである。１１は完了信号欄で１１〜Ｉｎ迄横
配列され、各々の完了信号欄がステップ毎に上下２段に
区切られており、上段の欄がそのステップでの信号の有
効、無効を決める欄であり、歩進条件として必要な場合
には符号を設定する。下段の欄は完了信号の状態（出力
か出力停止か）を判別する欄であり、歩進条件として出
力を必要とする場合に符号を設定する。なお、完了信号
にて工程が歩進する条件は、完了信号設定欄の上段の設
定符号のみが対象となり、その各符号の下段の設定欄の
状態と実際の入力信号との状態が全て一致している場合
である。１２は各制御ブロックのスタート（始動）、ス
トップ（停止）を決めるステップ分割設定欄、１３は制
御ブロックスタートを意味する符号であり、１４は制御
ブロックエンドを意味する符号であり、これに対応する
ようにシーケンスメモリー５が構成されている。
図はシーケンス制御装置のブロック図、第２図は第１図
のシーケンスメモリーに対応するよう構成されたシーケ
ンス作成表である。図において第３図と同′−符号は同
一または相当部分を示す。第１図において、４は歩進条
件入力部２のインターフェース用の入力回路、５はステ
ップ順にシーケンスを記憶できるシーケンスメモリー（
記憶部）、６は制御回路（制御部）であり、現在ステッ
プの管理やステップの歩進を管理するステップ管理部６
人と、このステップ管理部６人の指令により入力回路４
とシーケンスメモリー５との歩進条件を比較する入力条
件比較部６Ｂと、ステップ管理部６人の指令によりシー
ケンスメモリー５内のステップ対応出力を選択する対応
出力選択部６Ｃ，とから構成されている。７は外部へ出
力を出すためのインターフェース用の出力回路、８は外
部出力、９は制御装置本体である。第２図において、１
０はシーケンス順序を示すステップ欄で８０からＳＩＩ
迄縦配列しである。１１は完了信号欄で１１〜Ｉｎ迄横
配列され、各々の完了信号欄がステップ毎に上下２段に
区切られており、上段の欄がそのステップでの信号の有
効、無効を決める欄であり、歩進条件として必要な場合
には符号を設定する。下段の欄は完了信号の状態（出力
か出力停止か）を判別する欄であり、歩進条件として出
力を必要とする場合に符号を設定する。なお、完了信号
にて工程が歩進する条件は、完了信号設定欄の上段の設
定符号のみが対象となり、その各符号の下段の設定欄の
状態と実際の入力信号との状態が全て一致している場合
である。１２は各制御ブロックのスタート（始動）、ス
トップ（停止）を決めるステップ分割設定欄、１３は制
御ブロックスタートを意味する符号であり、１４は制御
ブロックエンドを意味する符号であり、これに対応する
ようにシーケンスメモリー５が構成されている。
次に上記実施例の動作について説明する。
シーケンス制御装置の動作が開始されると、第２図に示
すシーケンス作成表のステップ分割設定欄１２に設定さ
れた符号１３により、例えば、ステップＳ０、ステップ
ＳＬ０１ステツプＳ０から各制御ブロックが起動する。
すシーケンス作成表のステップ分割設定欄１２に設定さ
れた符号１３により、例えば、ステップＳ０、ステップ
ＳＬ０１ステツプＳ０から各制御ブロックが起動する。
ステップＳ０により起動する制御ブロックにおいては、
ステップＳ０からスタートしてステップＳ０の完了信号
１１ 、Ｉ。
ステップＳ０からスタートしてステップＳ０の完了信号
１１ 、Ｉ。
の出力信号、や完了信号工、の出力停止信号によりステ
ップＳ０からステップＳＩへと進行する。
ップＳ０からステップＳＩへと進行する。
ステップＳＩに進行すると、シーケンスメモリー５の指
令Ｑ２及びＱ４が出力され、完了信号Ｉ２の出力信号に
よりステップＳ、がステップＳ２に進行する。同様１こ
してステップＳ、まで進行すると、シーケンスメモリー
５内のステップ分割設定欄１２に設定された制御ブロッ
クエンド符号１４を判別して、ステップＳＩ）＃こ戻り
、この制御ブロックの１サイクルの制御が終了する。ま
た、他の制御ブロックにおいてもステップＳ１５．ステ
ップＳ２４のエンド符号１４によりスタート時のステッ
プＳ、。５ＳＩ８へ戻り、各制御ブロックがそれぞれ独
立的に歩進する。また、連続運転時において、サイクル
停止の命令がなされた場合にも、各制御ブロックの制御
は、スタート位置である各ステップＳ、、Ｓ、。、Ｓｏ
、に戻って停止する。
令Ｑ２及びＱ４が出力され、完了信号Ｉ２の出力信号に
よりステップＳ、がステップＳ２に進行する。同様１こ
してステップＳ、まで進行すると、シーケンスメモリー
５内のステップ分割設定欄１２に設定された制御ブロッ
クエンド符号１４を判別して、ステップＳＩ）＃こ戻り
、この制御ブロックの１サイクルの制御が終了する。ま
た、他の制御ブロックにおいてもステップＳ１５．ステ
ップＳ２４のエンド符号１４によりスタート時のステッ
プＳ、。５ＳＩ８へ戻り、各制御ブロックがそれぞれ独
立的に歩進する。また、連続運転時において、サイクル
停止の命令がなされた場合にも、各制御ブロックの制御
は、スタート位置である各ステップＳ、、Ｓ、。、Ｓｏ
、に戻って停止する。
なお、上記実施例においては、全体のステップを分割す
る場合、分割設定欄の符号がステップＳ０から数えて奇
数か偶数かによりスタートかエンドかを判別する構成で
あるが、これに限らず、スタート設定欄やエンド設定欄
を別個に設ける構成にしてもよい。
る場合、分割設定欄の符号がステップＳ０から数えて奇
数か偶数かによりスタートかエンドかを判別する構成で
あるが、これに限らず、スタート設定欄やエンド設定欄
を別個に設ける構成にしてもよい。
以上、説明したように本発明によれば、記憶部に対応す
るようシーケンス作成表に、全ステップに亘り、任意に
制御ブロックを分割するステップ分割設定欄を設けたの
で、分割された制御ブロックを並列運転でき、さらに制
御装置のノ１−ドウエアが簡易にしかも安価にすること
が可能となる。
るようシーケンス作成表に、全ステップに亘り、任意に
制御ブロックを分割するステップ分割設定欄を設けたの
で、分割された制御ブロックを並列運転でき、さらに制
御装置のノ１−ドウエアが簡易にしかも安価にすること
が可能となる。
また、符号により制御の始動・停止できるので、各制御
ブロックの制御を容易に設定できる。
ブロックの制御を容易に設定できる。
ｆＩｉＪ１図および第２図は本発明の一実施例を示し、
第１図はシーケンス制御装置のブロック図、第２図はシ
ーケンスメモリーに対応したシーケンス作成表の一例を
示す図−第３図は従来のシーケンス制御装置を示す概略
構成図である。 図において、５は記憶部（シーケンスメモリーＸ６は制
御部、１０はステップ欄、１２はステップ分割設定欄で
あ・る。 ゛第１ｒｌ！Ｊ ５：記構ｔＳ＜シーケンス＞１リー） ６：制′ｍｗＳ（制御」昏） 第 、 間第 ２ 図
１０２ステ・ンフ・１間 １２：スアＪｔフー介！！ＦＩＪ設定、ｉｇ手続補正書
（自発） 昭和 ６へ９°３Ｒ日 ２、発明の名称 シーケンス制御装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号＆ 補正の対象 明細書の発明の詳細な説明の欄 亀 補正の内容 明細書をつき゛のとおり訂正する。
第１図はシーケンス制御装置のブロック図、第２図はシ
ーケンスメモリーに対応したシーケンス作成表の一例を
示す図−第３図は従来のシーケンス制御装置を示す概略
構成図である。 図において、５は記憶部（シーケンスメモリーＸ６は制
御部、１０はステップ欄、１２はステップ分割設定欄で
あ・る。 ゛第１ｒｌ！Ｊ ５：記構ｔＳ＜シーケンス＞１リー） ６：制′ｍｗＳ（制御」昏） 第 、 間第 ２ 図
１０２ステ・ンフ・１間 １２：スアＪｔフー介！！ＦＩＪ設定、ｉｇ手続補正書
（自発） 昭和 ６へ９°３Ｒ日 ２、発明の名称 シーケンス制御装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号＆ 補正の対象 明細書の発明の詳細な説明の欄 亀 補正の内容 明細書をつき゛のとおり訂正する。
Claims (2)
- （１）シーケンス作成表に対応するよう構成された記憶
部と、この記憶部に記憶された指令に基づいて制御対象
を制御する制御部とを備えたシーケンス制御装置におい
て、上記シーケンス作成表に、ステップを任意の制御ブ
ロック別に分割するステップ分割設定欄を全ステップに
亘つて設けたことを特徴とするシーケンス制御装置。 - （２）上記ステップ分割設定欄を、各ステップ毎に符号
を付せるよう分割し、奇数順位の符号により制御開始と
する一方、偶数順位の符号により制御終了とした特許請
求の範囲第１項記載のシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24075784A JPS61120206A (ja) | 1984-11-16 | 1984-11-16 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24075784A JPS61120206A (ja) | 1984-11-16 | 1984-11-16 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120206A true JPS61120206A (ja) | 1986-06-07 |
Family
ID=17064259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24075784A Pending JPS61120206A (ja) | 1984-11-16 | 1984-11-16 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129155U (ja) * | 1990-04-11 | 1991-12-25 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564803A (en) * | 1979-06-25 | 1981-01-19 | Idec Izumi Corp | Sequence controller |
| JPS58107906A (ja) * | 1981-12-21 | 1983-06-27 | Omron Tateisi Electronics Co | 工程歩進形プログラマブルコントロ−ラ |
| JPS58155406A (ja) * | 1982-03-10 | 1983-09-16 | Omron Tateisi Electronics Co | フロ−チヤ−ト式プログラマブル・コントロ−ラ |
-
1984
- 1984-11-16 JP JP24075784A patent/JPS61120206A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564803A (en) * | 1979-06-25 | 1981-01-19 | Idec Izumi Corp | Sequence controller |
| JPS58107906A (ja) * | 1981-12-21 | 1983-06-27 | Omron Tateisi Electronics Co | 工程歩進形プログラマブルコントロ−ラ |
| JPS58155406A (ja) * | 1982-03-10 | 1983-09-16 | Omron Tateisi Electronics Co | フロ−チヤ−ト式プログラマブル・コントロ−ラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129155U (ja) * | 1990-04-11 | 1991-12-25 |
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