JP2998298B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被照合画像を所定の基
準画像と照合する画像処理装置に関し、更に詳しくは、
例えばカメラ等から入力された図形等の画像情報をテン
プレートと称する基準図形の画像情報と照合し、入力画
像が基準図形に一致するか否かを検出する所謂テンプレ
ートマッチングと称する画像処理を行う画像処理装置に
関する。

【０００２】

【従来の技術】このようなテンプレートマッチングを行
う画像処理装置は、照合されるべき所与の画像の被照合
画像情報およびこの画像と照合するための基準画像情報
を有し、両画像情報を照合して被照合画像が基準画像に
一致するか否かを検出するようになっている。

【０００３】そして、被照合画像情報および基準画像情
報を記憶するために被照合画像を構成する複数の画素情
報をそれぞれ記憶する複数の被照合画素メモリおよび基
準画像を構成する複数の画素情報をそれぞれ記憶する複
数の基準画素メモリを有し、これらの両画素メモリは対
として比較される。具体的には、画素メモリは例えばメ
モリを有する複数のプロセッサエレメントで構成され、
このプロセッサエレメントのメモリに格納された被照合
画素と各プロセッサエレメントに一斉に伝達された同一
の基準画素とが対となって比較される。

【０００４】すなわち、テンプレートマッチングのよう
な画像処理を行うにあたって、画像全体を構成する複数
の画素のすべてを各プロセッサに対応して二次元的に配
列し、すべての画素に対して一緒にまたは同時に処理す
る方法であるが、画素数が非常に多い場合には画像全体
に対応するだけのプロセッサをすべて一度に集積化する
には問題がある。例えば、画素数が１０００万個以上も
あったとすると、現在の技術では集積化は困難である。

【０００５】従って、上述したような問題を解決するた
めに、画像を複数の部分に分割し、この分割した各画像
を構成する複数の画素をそれぞれ記憶する複数のプロセ
ッサを単位として例えば１つの集積回路チップに構成す
る方法が現在採用されている。具体的には、上述した例
のように画素数が１０００万であった場合には、１つの
集積回路チップに例えば１０万個のプロセッサを設け、
この１つの集積回路チップに１０万個の画素情報を記憶
する。そして、この集積回路チップを１００個設ければ
全体で１０００万の画素情報を処理することができる。

【０００６】ところで、テンプレートマッチングのよう
な画像照合を行うには、画像を構成する複数の画素を画
素対応に配列し、上述した被照合画素と基準画素とを比
較して行うことになるが、被照合画素の各々を対応する
基準画素の各々と単に比較し、画素の値（例えば１また
は０）が一致しているか否かのみを判定するだけでな
く、この照合しようとする各被照合画素に隣接する縦横
斜めの画素の値も一致するか否かを判定し、隣接する画
素の値もすべて一致した場合に、この照合しようとする
被照合画素は基準画素と同じであると判定し、例えばこ
の被照合画素に対応するプロセッサのメモリに「１」を
記憶するようにしている。

【０００７】

【発明が解決しようとする課題】上述したように、画像
を複数の部分に分割し、この分割した各画像を構成する
複数の画素情報を１つの集積回路チップに記憶し、この
集積回路チップを複数設けて、画像全体の画素を記憶す
るように構成した画像処理装置において、テンプレート
マッチングのような画像処理を行う場合、分割された各
画像の端部分に存在する各画素、すなわち分割線に直接
隣接して存在する各画素は、隣接する縦横斜めの画素の
一部が存在しないことになり、このままでは上述したよ
うに隣接する縦横斜めの画素の値の比較を行うことがで
きない。従って、この比較を行うために、分割した隣接
する各画素同志の相互接続、すなわち分割した各画像に
対応する各集積回路チップの隣接するもの同志の相互接
続を行い、この相互接続線を介して隣接した画素の情報
を入手し、これにより隣接する縦横斜めの画素の値の比
較を行う必要がある。

【０００８】しかしながら、このように各集積回路チッ
プを隣接するもの同志相互に接続するには、各集積回路
チップに相互接続用の入出力端子を多数必要とするとと
もに、各集積回路チップ間の相互接続線を多数必要とす
るという問題がある。

【０００９】本発明は、上記に鑑みてなされたもので、
その目的とするところは、分割画像を記憶する記憶要素
間における相互接続用の多数の入出力端子および相互接
続線を不要とし、経済化および小型化を図った画像処理
装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、被照合画像を記憶する記憶手段
と、この被照合画像を所定の基準画像と照合する照合手
段とを有する画像処理装置であって、前記記憶手段は、
前記被照合画像を機械的に等しく所定数に分割した複数
の分割画像の各々を構成する複数の画素情報（分割画素
情報）と、前記被照合画像上の前記分割画像の各々に隣
接する他の分割画像の周辺領域の画素情報（冗長画素情
報）とを、前記分割画像単位で記憶する複数の集積回路
チップを有し、前記基準画像は、所定数の画素情報列で
構成され、前記照合手段は、各集積回路チップ毎に、そ
れに記憶されている分割画像の端部側以外の各画素にお
いては、当該画素の分割画素情報と当該画素に隣接する
前記所定数より一つ少ない画素数の画素の分割画素情報
とを、あらかじめ定めた配列で前記基準画像の画素情報
列と照合すると共に、前記分割画像の端部側の各画素に
おいては、当該画素の分割画素情報と当該画素に隣接す
る前記所定数より一つ少ない画素数の画素の分割画素情
報及び冗長画素情報とを、あらかじめ定めた配列で前記
基準画像の画素情報列と照合するものである。

【００１１】

【作用】請求項１の発明の画像処理装置では、記憶手段
が有する複数の集積回路チップそれぞれが、被照合画像
を機械的に等しく所定数に分割した複数の分割画像の各
々を構成する複数の画素情報（分割画素情報）と、被照
合画像上の分割画像の各々に隣接する他の分割画像の周
辺領域の画素情報（冗長画素情報）とを分割画像単位で
記憶し、照合手段が、各集積回路チップ毎に、それに記
憶されている分割画像の端部側以外の各画素において
は、当該画素の分割画素情報と当該画素に隣接する所定
数より一つ少ない画素数の画素の分割画素情報とを、あ
らかじめ定めた配列で基準画像の画素情報列と照合する
と共に、分割画像の端部側の各画素においては、当該画
素の分割画素情報と当該画素に隣接する所定数より一つ
少ない画素数の画素の分割画素情報及び冗長画素情報と
を、あらかじめ定めた配列で前記基準画像の画素情報列
と照合する。

【００１２】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【００１３】図１は、本発明の一実施例に係わる画像処
理装置の構成図である。同図に示す画像処理装置１は、
例えばテンプレートマッチング等を行うものである。具
体的には、この画像処理装置１は、照合されるべき１つ
の被照合画像をテンプレートと称する基準画像と照合
し、被照合画像が基準画像に一致するか否かを検出する
テンプレートマッチングと称する画像処理を行うもので
あり、例えばカメラ等の撮像手段で撮像された画像を複
数の部分に分割し、この分割された複数の画像にそれぞ
れ対応して設けられている複数のプロセッサチップ３を
有する。

【００１４】この複数のプロセッサチップ３の各々は、
例えば１個の集積回路チップから構成されるが、この複
数のプロセッサチップ３は分割された各画像の配列に対
応してマトリックス状に配列され、全体で分割される前
の画像全体に対応するプロセッサアレイ５を構成してい
る。すなわち、複数のプロセッサチップ３の各々は分割
された各画像に対応し、この分割された各画像にそれぞ
れ対応する複数のプロセッサチップ３からなるプロセッ
サアレイ５は分割する前の画像全体に対応することにな
る。なお、複数のプロセッサチップ３からなるプロセッ
サアレイ５は、マイクロコントローラ１３によって制御
されている。

【００１５】また、各プロセッサチップ３は、プロセッ
サエレメントアレイ７およびチップコントローラ９を有
する。プロセッサエレメントアレイ７は、前記分割され
た画像を構成する複数の画素情報をそれぞれ記憶する複
数のプロセッサエレメント１１を有し、この複数のプロ
セッサエレメント１１は分割された画像の画素配列に対
応してマトリックス状態に配列されている。

【００１６】プロセッサチップ３のチップコントローラ
９は、該プロセッサチップ３内におけるデータの入出力
処理および画像処理等の各種処理を制御する回路である
が、具体的にはチップコントローラ９は後述するように
各プロセッサエレメント１１をプロセッサエレメントア
レイ７としてカスケード接続するカスケード接続機能と
プロセッサエレメントアレイ７内の情報の流れを制御す
る機能等を有する。

【００１７】複数のプロセッサエレメント１１から構成
される各プロセッサエレメントアレイ７は分割した画像
に対応し、複数のプロセッサエレメント１１は該分割画
像を構成する複数の画素情報を記憶するように分割画像
の画素配列に対応して配列されていると上述したが、更
に詳細には各プロセッサチップ３は分割された画像を構
成する複数の画素情報を記憶する以外に、この分割され
た画像に直接隣接する隣接画像の端部分の画素情報も記
憶するように構成されている。

【００１８】具体的に、図２を参照して説明すると、図
２に示す全体は１つの画像１００の一部を示している
が、この画像１００は実線で示すように複数の分割画像
１０１に分割されている。すなわち、実線で囲む四角の
部分の各々が分割画像１０１に対応している。そして、
プロセッサエレメントアレイ７は、この分割画像を構成
する複数の画素情報を記憶する以外に、実線で示す各分
割画像１０１の周囲を点線で取り囲んで示すように隣接
画像の端部分１０３の画素情報１０２も冗長画素として
記憶するようになっている。

【００１９】図２において真中の太い実線および点線で
強調して示すように、実線で示す分割画像１０１に対し
て点線で囲んで示すように該分割画像に隣接する各分割
画像の端部分１０３の画素情報も冗長画素情報として含
んだ複数の画素情報、すなわち実線内の分割画像１０１
を構成する複数の画素情報と、実線および点線の間の各
隣接分割画像の端部分１０３の複数の冗長画素情報とを
プロセッサエレメントアレイ７は記憶するように構成さ
れている。従って、プロセッサエレメントアレイ７を構
成する複数のプロセッサエレメント１１の配列はこの冗
長画素分だけ配列が大きく構成されている。なお、この
冗長画素情報は、隣接する分割画像の端部分の少なくと
も１ビットの列であればよい。

【００２０】図３は、プロセッサエレメントアレイ７を
構成する複数のプロセッサエレメント１１の配列を示す
図である。この複数のプロセッサエレメント１１は、そ
れぞれ分割画像を構成する複数の画素を記憶するもので
あるが、（ｎ＋１）行（ｎ＋１）列、すなわち（ｎ＋
１）×（ｎ＋１）のマトリックス構造に配列され、各プ
ロセッサエレメント１１にはアドレス（Ｘ０，Ｙ０）〜
（Ｘｎ，Ｙｎ）が割り当てられている。

【００２１】この（ｎ＋１）×（ｎ＋１）のプロセッサ
エレメント１１の配列において、周囲の１画素を記憶す
るプロセッサエレメント１１を除去した内側の太い実線
で示す（ｎ−１）×（ｎ−１）の配列部分が図２で説明
した太い実線内の分割画像１０１を構成する複数の画素
情報を記憶する分割画像記憶部２１であり、その周囲の
１画素列分は、図２で説明した点線と実線の間に存在
し、隣接する分割画像の端部分１０３の画素情報を記憶
する冗長画素記憶部２３である。すなわち、太実線内の
アドレス（Ｘ１，Ｙ１）〜（Ｘｎ−１，Ｙｎ−１）が割
り当てられた（ｎ−１）×（ｎ−１）の配列からなる複
数のプロセッサエレメントの１１が分割画像記憶部２１
を構成し、その周囲のアドレス（Ｘ０，Ｙ０）〜（Ｘ
ｎ，Ｙ０），（Ｘ０，Ｙ１），（Ｘ０，Ｙ２）・・・
（Ｘ０，Ｙｎ−１），（Ｘｎ，Ｙ１），（Ｘｎ，Ｙ２）
・・・（Ｘｎ，Ｙｎ−１），（Ｘ０，Ｙｎ）〜（Ｘｎ，
Ｙｎ）が割り当てられた複数のプロセッサエレメント１
１が冗長画素記憶部２３を構成している。そして、分割
画像記憶部２１および冗長画素記憶部２３を合わせた記
憶部が冗長画素含有分割画像記憶部２５である。

【００２２】上述したように構成されるうちで、分割画
像記憶部２１と冗長画素記憶部２３を合わせた（ｎ＋
１）×（ｎ＋１）行列の画素からなる冗長画素含有分割
画像記憶部２５には、図１に示すマイクロコントローラ
１３からチップコントローラ９を介してテンプレートマ
ッチングのための照合に必要な隣接画像の端部分の画素
を含んだすべての画素が入力されるので、この冗長画素
含有分割画像記憶部２５を「入力ウインドウ」と称す
る。また、太い実線内の（ｎ−１）×（ｎ−１）行列の
画素からなる分割画像記憶部２１は、分割画像に対応す
る部分であり、この部分の画素情報が外部に出力される
ものであるため、「出力ウインドウ」と称する。更に、
この入力ウインドウの大きさは、対向する斜め角部のア
ドレス（Ｘ０，Ｙ０）および（Ｘｎ，Ｙｎ）に基づいて
「（Ｘ０，Ｙ０），（Ｘｎ，Ｙｎ）」で定義され、また
出力ウインドウの大きさも、同様に対向する斜め角部の
アドレス（Ｘ１，Ｙ１）および（Ｘｎ−１，Ｙｎ−１）
に基づいて「（Ｘ１，Ｙ１），（Ｘｎ−１，Ｙｎ−
１）」で定義される。

【００２３】なお、プロセッサチップ３を構成する複数
のプロセッサエレメント１１の各々は、プロセッサで構
成されるとともに、画素情報を記憶するメモリを有して
いるが、この画素情報としては、上述したように例えば
カメラ等で撮像した被照合画像を構成する被照合画素お
よび該被照合画素と照合するための基準画像を構成する
基準画素が含まれ、これらの被照合画素と基準画素とが
対として各プロセッサエレメント１１に記憶されるよう
になっている。

【００２４】従って、テンプレートマッチングのため
に、カメラ等で撮像した被照合画像を基準画像と照合す
る場合には、まず最初に、カメラで撮像された被照合画
像の画素情報が画素に対応するプロセッサエレメント１
１に記憶され、次に、マイクロコントローラ１３のメモ
リ（不図示）に記憶された基準画像を構成する複数の基
準画素情報を一画素情報ずつ各プロセッサエレメント１
１に一斉に伝達され、伝達された基準画素情報の最初の
一画素情報は、記憶された被照合画素情報と照合され
る。次に、各プロセッサエレメント１１の間で一斉に近
傍のプロセッサエレメント１１と通信を行うことによ
り、後にマイクロコントローラ１３から順次伝達される
基準画素情報に対応して、プロセッサエレメント１１に
記憶された被照合画素情報を各プロセッサエレメント１
１の右・左・上・下の隣接するプロセッサエレメント１
１に受け渡し、各プロセッサエレメント１１に記憶され
る。すなわち、被照合画像全体をプロセッサエレメント
１１の配列内で右・左・上・下側にずらすことを行う。
その後、基準画素情報の次の一画素情報が各プロセッサ
エレメント１１に伝達され、この一画素情報と隣接する
プロセッサエレメント１１から伝達され記憶された被照
合画素情報とを照合する。そして、この操作を繰り返し
行うことによって、最後まで照合結果が合致したプロセ
ッサエレメント１１の位置でテンプレートマッチングが
達成したことが判明する。

【００２５】これら一連の基準画素情報と被照合画素情
報との照合について、図４を参照して説明する。尚、図
（Ａ）〜（Ｅ），（ａ）〜（ｅ）はそれぞれ図３の左上
部分に示す冗長画素含有分割画像記憶部２５を構成する
複数のプロセッサエレメント１１内に記憶された被照合
画素情報（Ａ）〜（Ｅ），中間照合結果（ａ）〜（ｅ）
を示している。また図（α）から（ε）は、各プロセッ
サエレメント１１に伝達される基準画像全体であり、各
処理段階で伝達される基準画素情報を四角で囲って示し
ている。

【００２６】テンプレートマッチングを行う初期状態と
して図４（Ａ）は各プロセッサエレメントに記憶されて
いる被照合画素情報を示し、（ａ）は中間照合結果（初
期データ”１”）を示し、（α）は各プロセッサエレメ
ントに一斉に伝達される基準画像（テンプレート）を示
している。処理の第１段階（図Ｂ）では各プロセッサエ
レメント間の通信はまだ行われないので、被照合画像は
初期状態から変化なく（Ｂ）と（Ａ）は換わらない。図
（β）の四角で囲まれた基準画素情報”０”が各プロセ
ッサエレメントに伝達され、この伝達された基準画素情
報”０”と各被照合画素情報とが照合され合致すれば図
（ｂ）に示すように各プロセッサエレメントで照合結果
に”１”が保持される。処理の第２段階に移るに当たっ
て、図（γ）の四角で囲まれた次の基準画素情報は、第
１段階における基準画素の上側にあるため、上下のプロ
セッサエレメント間で通信を行い、被照合画素情報の受
け渡しが行われる。すなわち、被照合画像全体でみると
プロセッサエレメントの配列内で下側へ１プロセッサエ
レメント分ずらされたことになる。図４（Ｃ）はこの状
態を示している。そして第２段階で基準画素情報”１”
が各プロセッサエレメントに伝達され、この伝達された
基準画素情報”１”と図４（Ｃ）の各被照合画素情報と
が照合され合致すれば図（Ｃ）に示すように”１”が保
持される。尚、図（Ｃ）に示される最上段の行は対応す
る被照合画素情報がないため、中間結果は”−”によっ
て示されている。以下これらの動作を第４段階まで繰り
返して行うことにより、基準画像の全ての基準画素情報
が伝達され照合が行われる。この結果図（ｅ）に”１”
で示される位置のプロセッサエレメントでテンプレート
マッチングが達成したことが分かる。

【００２７】ところで、図４は図３の複数のプロセッサ
エレメント１１のうちの左上部分を抽出して示している
が、この部分は太い実線で示す内側部分が前述した分割
画像に対応し、太い実線の外側部分が隣接する分割画像
の端部分の画素に対応する。このように分割画像の画素
を記憶する内側部分の分割画像記憶部２１に対して隣接
する分割画像の端部分の画素を記憶する冗長画素記憶部
２３を予め冗長的にプロセッサエレメントアレイ７に設
けるように構成し、プロセッサエレメントアレイ７が全
体として冗長画素含有分割画像記憶部２５を構成するこ
とにより、各分割画像の端部分の画素の比較照合処理を
行う場合に、隣接する分割画像の端部分の画素情報を該
隣接する分割画像の画素を記憶したプロセッサエレメン
トアレイ７が相互接続線を介して転送してもらう必要が
なくなるのである。すなわち、各分割画像を記憶する各
プロセッサエレメントアレイ７の隣接するもの同志を相
互接続線で接続する必要がなくなるとともに、このため
の入出力端子を各プロセッサチップ３に設ける必要もな
くなるのである。

【００２８】次に、図５を参照して、前記プロセッサエ
レメントアレイ７を構成する複数のプロセッサエレメン
ト１１の各々に外部から画素情報を入力したり、この入
力された画素情報同志でテンプレートマッチングのため
に比較照合したり、更にこの比較照合結果の画素情報を
外部に出力したりするためのプロセッサエレメントアレ
イ７の各プロセッサエレメント１１間の接続動作につい
て説明する。

【００２９】図５（ａ）は、Ａで示すアドレス（Ｘ０，
Ｙ０）のプロセッサエレメント１１のところから画素情
報が入力され、この入力された画素情報がＡ→Ｂ→Ｃ→
・・・→Ｎ→Ｏ→Ｐと各プロセッサエレメント１１間を
シフトしながら、プロセッサエレメントアレイ７の各プ
ロセッサエレメント１１内に画素情報が入力される場合
の情報の流れを示している。

【００３０】図５（ｂ）は、図５（ａ）に示すようにプ
ロセッサエレメントアレイ７の各プロセッサエレメント
１１に入力されて記憶された後に、これらの各画素間に
おいて、特に図４で示したように隣接画素を含んだ各プ
ロセッサエレメント同志が基準画像に対応してプロセッ
サ間で被照合画素情報を受け渡すやりとりを示してい
る。

【００３１】そして、図５（ｂ）に示すように各画素情
報と基準画素情報との間で比較照合した結果、各プロセ
ッサエレメント１１に設定された照合結果は、また図５
（ａ）に示すシフト動作の流れと同じ流れで「Ｐ」で示
すアドレスのプロセッサエレメント１１のところから順
次出力される。なお、図５（ａ）に示すシフト動作は、
後述するチップコントローラ９から出力されるシフト命
令により行われる。

【００３２】以上の説明から、各プロセッサエレメント
１１が各画素に対応し、複数のプロセッサエレメント１
１からなるプロセッサエレメントアレイ７の各々が各分
割画像に対応し、複数のプロセッサエレメントアレイ７
からなるプロセッサアレイ５が分割される前の画像全体
に対応するように構成され、各プロセッサエレメントア
レイ７に対してはそれぞれチップコントローラ９が設け
られ、プロセッサアレイ５に対してはマイクロコントロ
ーラ１３が設けられていることがわかる。そして、次
は、このように構成される画像処理装置１の各プロセッ
サエレメント１１に対して被照合画像の複数の画素を図
５（ａ）で示したように入力し、この入力した各画素間
でテンプレートマッチングのための比較照合処理を行わ
せた後、出力する動作を制御するマイクロコントローラ
１３およびプロセッサエレメントアレイ７の構成および
制御動作について説明する。

【００３３】図６は、プロセッサアレイ５を制御する前
記マイクロコントローラ１３の回路構成を示すブロック
図である。同図に示すマイクロコントローラ１３は、プ
ログラムおよび固定データ等を記憶しているＲＯＭ３１
と、該ＲＯＭ３１から命令や固定データを受け取り、全
体の動作を制御するマイクロプロセッサ等からなるマイ
クロコントロールユニット３３と、該マイクロコントロ
ールユニット３３から出力されるアドレス情報、冗長画
素含有分割画像記憶部２５である入力ウインドウの大き
さ情報、分割画像記憶部２１である出力ウインドウの大
きさ情報等の一時データを記憶するＲＡＭ３５と、マイ
クロコントロールユニット３３によって制御され、被照
合画像等の画像を撮像するビデオカメラ３７と、前記Ｒ
ＡＭ３５にプロセッサアドレスバス４１を介して接続さ
れ、ＲＡＭ３５からプロセッサチップ３を指定するプロ
セッサアドレス情報を受信し、このプロセッサアドレス
情報を解読し、前記プロセッサアレイ５を構成する複数
のプロセッサチップ３のうちの１つを指定するデコーダ
３９と、ＲＡＭ３５をプロセッサアレイ５に接続するＸ
アドレスバス４３およびＹアドレスバス４５と、Ｘアド
レスバス４３およびＹアドレスバス４５をそれぞれ介し
てプロセッサアレイ５に接続され、該プロセッサアレイ
５にプロセッサエレメントアレイ７を構成する複数のプ
ロセッサエレメント１１に対するアドレス情報、すなわ
ち図３のアドレス（Ｘｉ，Ｙｉ）として示すＸアドレス
およびＹアドレス情報を供給するＸアドレスカウンタ４
７およびＹアドレス４９と、マイクロコントロールユニ
ット３３からプロセッサアレイ５に対してプロセッサコ
ントロール情報を供給するプロセッサコントロールバス
５３と、プロセッサアレイ５に接続され、該プロセッサ
アレイ５から出力される比較照合結果の情報を受けて表
示するモニタ５１とを有する。

【００３４】ところで、図３に示すように定義されるプ
ロセッサエレメントアレイ７の複数のプロセッサエレメ
ント１１の各々に対して順次前記ビデオカメラ３７で撮
像した画素情報を入力するには、該複数のプロセッサエ
レメント１１からなる図３に示すような入力ウインドウ
と出力ウインドウのそれぞれに対して対向する斜め角部
の２つのアドレス、すなわち入力ウインドウに対して
は、アドレス（Ｘ０，Ｙ０）および（Ｘｎ，Ｙｎ）、ま
た出力ウインドウに対しては、アドレス（Ｘ１，Ｙ１）
および（Ｘｎ−１，Ｙｎ−１）の４つのアドレス情報を
プロセッサチップ３のチップコントローラ９に設定し、
これらのアドレス情報に基づいて複数のプロセッサエレ
メント１１の各々を順次指定するアドレスをカウンタ等
を使用して順次発生する必要がある。このアドレス情報
発生動作はプロセッサチップ３のチップコントローラ９
によって後述するように実施されればよいが、マイクロ
コントローラ１３ではこれらのアドレス情報をＸアドレ
スバス４３およびＹアドレスバス４５からプロセッサア
レイ５に供給するようになっているとともに、これらの
アドレス情報をプロセッサアレイ５の各プロセッサチッ
プ３のチップコントローラ９に供給するに当り、これら
のアドレス情報をチップコントローラ９の後述するレジ
スタに設定するためのセットアップ（SETUP)情報、レジ
スタ指定情報ＡおよびＢがマイクロコントロールユニッ
ト３３から信号線５３，５５，５７をそれぞれ介してプ
ロセッサアレイ５に供給され、該プロセッサアレイ５か
ら各プロセッサチップ３のチップコントローラ９に供給
されるようになっている。

【００３５】図７は、各プロセッサチップ３に設けら
れ、プロセッサエレメントアレイ７を構成する複数のプ
ロセッサエレメント１１を制御するチップコントローラ
９の回路構成を示すブロック図である。

【００３６】同図に示すチップコントローラ９は、各プ
ロセッサエレメント１１を指定するＸアドレス情報およ
びＹアドレス情報をそれぞれ蓄積するＸアドレスレジス
タ６１およびＹアドレスレジスタ６３と、前記入力ウイ
ンドウの大きさでもある対向角部のアドレス情報（Ｘ
０，Ｙ０），（Ｘｎ，Ｙｎ）および出力ウインドウの大
きさでもある対向角部のアドレス情報（Ｘ１，Ｙ１），
（Ｘｎ−１，Ｙｎ−１）の８個のアドレス値をそれぞれ
蓄積する８個のレジスタ、すなわち入力ウインドウのＸ
アドレスの右端のアドレス情報Ｘｎを蓄積する入力ウイ
ンドウ用右Ｘレジスタ（X-RI：IN-REG）６５、入力ウイ
ンドウのＸアドレスの左端のアドレス情報Ｘ０を蓄積す
る入力ウインドウ用左Ｘレジスタ（X-LE：IN-REG）６
７、入力ウインドウのＹアドレスの下端のアドレス情報
Ｙｎを蓄積する入力ウインドウ用下Ｙレジスタ（Y-DN：
IN-REG）６９、入力ウインドウのＹアドレスの上端のア
ドレス情報Ｙ０を蓄積する入力ウインドウ用上Ｙレジス
タ（Y-UP：IN-REG）７１、出力ウインドウのＸアドレス
の右端のアドレス情報Ｘｎ−１を蓄積する出力ウインド
ウ用右Ｘレジスタ（X-RI：OUT-REG)７３、出力ウインド
ウのＸアドレスの左端のアドレス情報Ｘ１を蓄積する出
力ウインドウ用左Ｘレジスタ（X-LE：OUT-REG)７５、出
力ウインドウのＹアドレスの下端のアドレス情報Ｙｎ−
１を蓄積する出力ウインドウ用下Ｙレジスタ（Y-DN：OU
T-REG)７７、および出力ウインドウのＹアドレスの上端
のアドレス情報Ｙ１を蓄積する出力ウインドウ用上Ｙレ
ジスタ（Y-UP：OUT-REG)７９と、マイクロコントロール
ユニット３３から前記セットアップ（SETUP)情報および
レジスタ指定情報ＡおよびＢを供給され、該レジスタ指
定情報ＡおよびＢを解読して前記８個のレジスタのうち
の２個ずつからなる１対のレジスタ、すなわち入力ウイ
ンドウ用右Ｘレジスタ（X-RI：IN-REG）６５と入力ウイ
ンドウ用下Ｙレジスタ（Y-DN：IN-REG）６９からなる第
１の対、入力ウインドウ用左Ｘレジスタ（X-LE：IN-RE
G）６７と入力ウインドウ用上Ｙレジスタ（Y-UP：IN-RE
G）７１とからなる第２の対、出力ウインドウ用右Ｘレ
ジスタ（X-RI：OUT-REG)７３と出力ウインドウ用下Ｙレ
ジスタ（Y-DN：OUT-REG)７７とからなる第３の対、およ
び出力ウインドウ用左Ｘレジスタ（Y-LE：OUT-REG)７５
と出力ウインドウ用上Ｙレジスタ（Y-UP：OUT-REG)７９
とからなる第４の対のうちの１つの対を指定するととも
に、前記セットアップ（SETUP)情報に応じて該指定情報
を出力するデコーダ８１と、前記入力ウインドウ用右Ｘ
レジスタ（X-RI：IN-REG）６５に蓄積されたアドレス情
報Ｘｎおよび入力ウインドウ用左Ｘレジスタ（X-LE：IN
-REG）６７に蓄積されたアドレス情報Ｘ０の間の計数動
作を行い、該アドレスＸ０とＸｎとの間の各アドレス情
報Ｘ０〜Ｘｎを連続的に発生する入力ウインドウ用Ｘア
ドレスカウンタ８３と、前記入力ウインドウ用下Ｙレジ
スタ（Y-DN：IN-REG）６９に蓄積されたアドレス情報Ｙ
ｎおよび入力ウインドウ用上Ｙレジスタ（Y-UP：IN-RE
G）７１に蓄積されたアドレスＹ０の間の計数動作を行
い、該アドレスＹ０とＹｎとの間の各アドレス情報Ｙ０
〜Ｙｎを連続的に発生する入力ウインドウ用Ｙアドレス
カウンタ８５と、前記出力ウインドウ用右Ｘレジスタ
（X-RI：OUT-REG)７３に蓄積されたアドレス情報Ｘｎ−
１および出力ウインドウ用左Ｘレジスタ（X-LE：OUT-RE
G)７５に蓄積されたアドレス情報Ｘ０の間の計数動作を
行い、該アドレスＸ１とＸｎ−１との間の各アドレス情
報Ｘ１〜Ｘｎ−１を連続的に発生する出力ウインドウ用
Ｘアドレスカウンタ８７と、前記出力ウインドウ用下Ｙ
レジスタ（Y-DN：OUT-REG)７７に蓄積されたアドレス情
報Ｙｎ−１および出力ウインドウ用上Ｙレジスタ（Y-U
P：OUT-REG)７９に蓄積されたアドレスＹ１の間の計数
動作を行い、該アドレスＹ１とＹｎ−１との間の各アド
レス情報Ｙ１〜Ｙｎ−１を連続的に発生する出力ウイン
ドウ用Ｙアドレスカウンタ８９と、前記入力ウインドウ
用Ｘアドレスカウンタ８３および入力ウインドウ用Ｙア
ドレスカウンタ８５からの出力アドレス情報をゲートし
て、入力ウインドウに対するアドレス情報（Ｘ０，Ｙ
０）〜（Ｘｎ，Ｙｎ）を連続的に発生する入力ウインド
ウ用アドレス発生ゲート９１と、前記出力ウインドウ用
Ｘアドレスカウンタ８７および出力ウインドウ用Ｙアド
レスカウンタ８９からの出力アドレス情報をゲートし
て、出力ウインドウに対するアドレス情報（Ｘ１，Ｙ
１）〜（Ｘｎ−１，Ｙｎ−１）を連続的に発生する出力
ウインドウ用アドレス発生ゲート９３と、プロセッサエ
レメントアレイ７を構成する複数のプロセッサエレメン
ト１１に対する画素情報の入力動作および出力動作をそ
れぞれ指定する入力指定情報Ｉおよび出力指定情報Ｏを
入力される２入力オアゲート９５と、該オアゲート９５
からの出力信号、前記セットアップ（SETUP)情報を反転
した反転セットアップ（SETUP)情報および前記入力ウイ
ンドウ用アドレス発生ゲート９１から出力される入力ウ
インドウ用アドレス情報を入力され、入力ウインドウに
対応する複数のプロセッサエレメント１１内への画素情
報の入力動作、プロセッサエレメント１１内からの画素
情報の出力動作およびプロセッサエレメント１１内にお
ける画素情報の図５（ａ）に示すシフト動作を行わせし
めるシフト命令を発生する入出力シフト命令発生ゲート
９７と、前記出力指定情報Ｏ、反転セットアップ（SETU
P)情報および前記出力ウインドウ用アドレス発生ゲート
９３から出力される出力ウインドウ用アドレス情報を入
力され、出力ウインドウに対応する複数のプロセッサエ
レメント１１から照合結果の画素情報を出力させるため
の出力指令信号を発生する出力指令発生ゲート９９と、
該出力指令発生ゲート９９からの出力指令信号をゲート
に供給され、各プロセッサエレメント１１からの画素情
報であるデータを出力するゲート付出力データ発生バッ
ファ９８とを有する。

【００３７】以上のように構成される画像処理装置の作
用を次に説明するが、まず最初に図７に示すチップコン
トローラ９の動作を図８に示すタイミングチャートを参
照して説明する。

【００３８】図７のチップコントローラ９は、プロセッ
サエレメントアレイ７を構成する複数のプロセッサエレ
メント１１の全体からなる図３に示すような入力ウイン
ドウ（Ｘ０，Ｙ０）〜（Ｘｎ，Ｙｎ）への画素情報の入
力動作、入力ウインドウ内における画素情報のシフト動
作および出力ウインドウ（Ｘ１，Ｙ１）〜（Ｘｎ−１，
Ｙｎ−１）からの画素情報の出力動作を行わせるもので
あるが、このためにまず前記マイクロコントローラ１３
からＸアドレスレジスタ６１およびＹアドレスレジスタ
６３に供給された情報に基づいて前記８個のレジスタ６
５〜７９に入力ウインドウおよび出力ウインドウの大き
さ情報（Ｘ０，Ｙ０），（Ｘｎ，Ｙｎ）および（Ｘ１，
Ｙ１），（Ｘｎ−１，Ｙｎ−１）を設定する。この設定
はデコーダ８１に供給される前記レジスタ指定情報Ａお
よびＢおよびセットアップ（SETUP)情報により前述した
レジスタ対を指定しながら、図８のセットアップ区間に
おいて同図の（ａ），（ｂ），（ｃ），（ｄ），（ｅ）
に示すように行われる。すなわち、レジスタ指定情報Ａ
およびＢが「０，０」の場合には、デコーダ８１からの
解読出力に従って入力ウインドウ用右Ｘレジスタ（X-R
I：IN-REG）６５および入力ウインドウ用下Ｙレジスタ
（Y-DN：IN-REG）６９にそれぞれアドレス情報Ｘｎおよ
びＹｎが設定され、レジスタ指定情報ＡおよびＢが
「１，０」の場合には、入力ウインドウ用左Ｘレジスタ
（X-LE：IN-REG）６７および入力ウインドウ用上Ｙレジ
スタ（Y-UP：IN-REG）７１にそれぞれアドレス情報Ｘ０
およびＹ０が設定され、レジスタ指定情報ＡおよびＢが
「０，１」の場合には、出力ウインドウ用右Ｘレジスタ
（X-RI：OUT-REG)７３および出力ウインドウ用下Ｙレジ
スタ（Y-DN：OUT-REG)７７にそれぞれアドレス情報Ｘｎ
−１およびＹｎ−１が設定され、レジスタ指定情報Ａお
よびＢが「１，１」の場合には、出力ウインドウ用左Ｘ
レジスタ（X-LE：OUT-REG)７５および出力ウインドウ用
上Ｙレジスタ（Y-UP：OUT-REG)７９にそれぞれアドレス
情報Ｘ１およびＹ１が設定される。

【００３９】各レジスタ６５〜７９に入力ウインドウお
よび出力ウインドウの大きさに対応するアドレス情報
（Ｘ０，Ｙ０），（Ｘｎ，Ｙｎ）および（Ｘ１，Ｙ
１），（Ｘｎ−１，Ｙｎ−１）が設定されると、次にチ
ップコントローラ９は、図８の（ｆ），（ｇ）に示すよ
うに入力指定情報Ｉおよび出力指定情報Ｏを発生し、こ
れにより例えば初期設定等のためにウインドウ外の処理
動作を行う。

【００４０】それから、チップコントローラ９は、図８
の後半部分で示すようにウインドウ内の処理動作、すな
わち上述した入力ウインドウへの画素情報の入力動作、
入力ウインドウ内における画素情報のシフト動作および
出力ウインドウからの画素情報の出力動作を行うことに
なるが、入力動作とシフト動作とは同時に行われる。す
なわち、入力ウインドウに画素情報を入力しながら、入
力ウインドウ内で順次画素情報をシフトさせることにな
る。そして、このようにして画素情報が入力ウインドウ
内に入力されながらシフトされて、すべての画素情報が
入力ウインドウ内に蓄積された後、前述した例えば図４
で示したように照合動作を行い、この照合動作が完了す
ると、この照合結果が出力ウインドウから順次出力され
ることになる。また、出力動作もウインドウ内でシフト
動作を行いながら、画素情報を出力するという動作が行
われる。

【００４１】まず、上述したように、入力ウインドウに
画素情報を入力しながらウインドウ内でシフトする動作
は、前記入力ウインドウ用右Ｘレジスタ（X-RI：IN-RE
G）６５および入力ウインドウ用左Ｘレジスタ（X-LE：I
N-REG）６７にそれぞれ設定されたアドレスＸｎおよび
Ｘ０に基づいて入力ウインドウ用Ｘアドレスカウンタ８
３から入力ウインドウ用のアドレス情報Ｘ０〜Ｘｎが出
力されるとともに、入力ウインドウ用下Ｙレジスタ（Y-
DN：IN-REG）６９および入力ウインドウ用上Ｙレジスタ
（Y-UP：IN-REG）７１にそれぞれ設定されたアドレス情
報ＹｎおよびＹ０に基づいて入力ウインドウ用Ｙアドレ
スカウンタ８５からアドレス情報Ｙ０〜Ｙｎが出力さ
れ、これらのアドレス情報が入力ウインドウ用アドレス
発生ゲート９１に供給され、該入力ウインドウ用アドレ
ス発生ゲート９１からアドレス情報（Ｘ０，Ｙ０）〜
（Ｘｎ，Ｙｎ）が順次出力される。

【００４２】このアドレス情報（Ｘ０，Ｙ０）〜（Ｘ
ｎ，Ｙｎ）は、前記入出力シフト命令発生ゲート９７を
介してシフト命令として入力ウインドウを構成する複数
のプロセッサエレメント１１からなるプロセッサエレメ
ントアレイ７に供給され、これにより図５（ａ）に示す
ように画素情報が入力ウインドウ内に入力されるととも
に、入力ウインドウ内で順次シフトされる。

【００４３】この画素情報の入力およびシフト動作は、
図８においてウインドウ内の処理動作の中の図８の
（ｆ）に示す入力動作指定情報Ｉが１レベルにある間に
行われ、同図では、この１レベルの入力動作指定情報Ｉ
に対応する箇所の入力ウインドウおよび出力ウインドウ
と併記した下に「カウント」と記載されているが、この
カウントはアドレス情報（Ｘ０，Ｙ０）〜（Ｘｎ，Ｙ
ｎ）および（Ｘ１，Ｙ１）〜（Ｘｎ−１，Ｙｎ−１）を
発生するための入力ウインドウ用Ｘアドレスカウンタ８
３および入力ウインドウ用Ｙアドレスカウンタ８５にお
けるカウント動作を示している。

【００４４】以上のようにして、複数のプロセッサエレ
メント１１からなる入力ウインドウに画素情報が設定さ
れることになるが、この画素情報としては例えば前記ビ
デオカメラ３７で撮像した被照合画素情報であり、これ
に対する基準画素情報は照合動作を行う時に各プロセッ
サエレメントに一斉に一画素情報づつ伝達されるもので
ある。

【００４５】このようにして入力ウインドウを構成する
各プロセッサエレメント１１に被照合画素情報が蓄積さ
れると、これらの画素情報間で図４で説明したように、
隣接画素情報の受け渡しを含んだ比較照合動作が行わ
れ、この照合結果が図４の（ｅ）に示すように各プロセ
ッサエレメント１１に蓄積される。

【００４６】比較照合が終了し、この照合結果が各プロ
セッサエレメント１１に蓄積されると、この照合結果を
出力ウインドウからのみ出力する必要があるが、このた
めに入力ウインドウに対する入力およびシフト動作と同
じ逆動作で出力およびシフト動作を行う。

【００４７】すなわち、出力ウインドウの各プロセッサ
エレメント１１に蓄積された照合結果の画素情報をシフ
トしながら出力する動作は、前記出力ウインドウ用右Ｘ
レジスタ（X-RI：OUT-REG)７３および出力ウインドウ用
左Ｘレジスタ（Y-LE：OUT-REG)７５にそれぞれ設定され
たアドレスＸｎ−１およびＸ１に基づいて出力ウインド
ウ用Ｘアドレスカウンタ８７から出力ウインドウ用のア
ドレス情報Ｘ１〜Ｘｎ−１が出力されるとともに、出力
ウインドウ用下Ｙレジスタ（Y-DN：OUT-REG)７７および
出力ウインドウ用上Ｙレジスタ（Y-UP：OUT-REG)７９に
それぞれ設定されたアドレス情報Ｙｎ−１およびＹ１に
基づいて出力ウインドウ用Ｙアドレスカウンタ８９から
アドレス情報Ｙ１〜Ｙｎ−１が出力され、これらのアド
レス情報が出力ウインドウ用アドレス発生ゲート９３に
供給され、該出力ウインドウ用アドレス発生ゲート９３
からアドレス情報（Ｘ１，Ｙ１）〜（Ｘｎ−１，Ｙｎ−
１）が順次出力されながら行われる。

【００４８】また、このアドレス情報（Ｘ１，Ｙ１）〜
（Ｘｎ−１，Ｙｎ−１）は、前記出力指令発生ゲート９
９を介してゲート付出力データ発生バッファ９８のゲー
トに供給され、これにより図８の（ｉ）のように常時出
力されているデータのうち、出力ウインドウに対応する
データのみをゲートし、ゲート付出力データ発生バッフ
ァ９８から図８の（ｊ）に示すように出力するようにな
っている。この動作は、図８においてウインドウ内の処
理動作の中の図８の（ｇ）に示す出力動作指定情報Ｏが
１レベルにある間に行われる。

【００４９】次に、図９に示すタイミングチャートを参
照して、図６に示すマイクロコントローラ１３により制
御される前記画像処理装置１の全体の動作について説明
する。

【００５０】まず、マイクロコントローラ１３は、入力
ウインドウおよび出力ウインドウの大きさを設定するた
めに、該大きさ情報をＲＡＭ３５から出力するととも
に、前記セットアップ（SETUP)情報およびレジスタ指定
情報ＡおよびＢを図９の（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ）に示すように発生すると同時に、図９の
（ｇ）に示すようにカウンタセット信号を発生して、前
記入力ウインドウ用Ｘアドレスカウンタ８３、入力ウイ
ンドウ用Ｙアドレスカウンタ８５、出力ウインドウ用Ｘ
アドレスカウンタ８７および出力ウインドウ用Ｙアドレ
スカウンタ８９をセットし、以上の処理により前記入力
ウインドウ用右Ｘレジスタ（X-RI：IN-REG）６５〜出力
ウインドウ用上Ｙレジスタ（Y-UP：OUT-REG)７９の８個
のすべてのレジスタに入力ウインドウおよび出力ウイン
ドウの大きさであるアドレス情報（Ｘ０，Ｙ０）〜（Ｘ
ｎ，Ｙｎ）および（Ｘ１，Ｙ１）〜（Ｘｎ−１，Ｙｎ−
１）が設定されると、マイクロコントローラ１３は、図
９の（ｈ）に示すように入力動作指定情報Ｉを発生する
とともに、入力ウインドウ用Ｘアドレスカウンタ８３お
よび入力ウインドウ用Ｙアドレスカウンタ８５を図９の
（ａ），（ｂ）に示すようにカウント動作させて、アド
レス情報（Ｘ０，Ｙ０）〜（Ｘｎ，Ｙｎ）を順次発生さ
せ、これにより図９の（ｊ）に示す入力画素情報である
データを入力ウインドウを構成する各プロセッサエレメ
ント１１内に入力しながらシフトする。なお、図９の
（ｂ），（ｃ）では、アドレス情報は説明のため段階状
のアナログ波形で示している。

【００５１】以上の処理で、画素情報が入力ウインドウ
の各プロセッサエレメント１１に蓄積されると、上述し
たように各プロセッサエレメントで比較照合が行われ、
次の出力ウインドウからの結果情報の出力動作を行う。
この出力では、マイクロコントローラ１３は、図９の
（ｉ）に示すように出力動作指定情報Ｏを出力し、これ
により出力ウインドウ用Ｘアドレスカウンタ８７および
出力ウインドウ用Ｙアドレスカウンタ８９を図９の
（ａ），（ｂ）に示すようにカウント動作させて、出力
ウインドウ用のアドレス情報（Ｘ１，Ｙ１）〜（Ｘｎ−
１，Ｙｎ−１）を順次発生させ、これにより図９の
（ｋ）に示す出力画素情報であるデータを出力ウインド
ウを構成する各プロセッサエレメント１１のみから順次
出力する。従って、この出力動作では、入力ウインドウ
を構成するすべてのプロセッサエレメント１１からデー
タが出力されるのでなく、出力ウインドウに対応するプ
ロセッサエレメント１１からのみデータが出力されるの
で、出力データは図９の（ｋ）に示すようにとびとびに
なっている。

【００５２】次に、図１０に示すフローチャートを参照
して、本画像処理装置の全体の流れを説明する。

【００５３】まず、入力ウインドウおよび出力ウインド
ウの大きさ情報をＲＡＭ３５からプロセッサアレイ５に
ロードし、これによりプロセッサアレイ５を構成する複
数のプロセッサチップ３のチップコントローラ９の８個
のレジスタ６５，６７，６９，７１，７３，７５，７
７，７９にアドレス情報（Ｘ０，Ｙ０），（Ｘｎ，Ｙ
ｎ）および（Ｘ１，Ｙ１），（Ｘｎ−１，Ｙｎ−１）を
設定する（ステップ２１０）。それから、前記入力ウイ
ンドウ用Ｘアドレスカウンタ８３、入力ウインドウ用Ｙ
アドレスカウンタ８５、出力ウインドウ用Ｘアドレスカ
ウンタ８７、出力ウインドウ用Ｙアドレスカウンタ８９
のすべてのカウンタをリセットし、入力動作指定情報Ｉ
を発生して、入力ウインドウへの画素情報の入力動作を
開始させる（ステップ２２０）。

【００５４】入力ウインドウへの画素情報の入力動作が
終了すると、前述した画素情報の比較照合等の画像処理
を実行する（ステップ２３０）。画像処理が終了する
と、前記カウンタ８３，８５，８７，８９を再度リセッ
トし、出力ウインドウに蓄積されている画像処理結果の
画素情報の出力動作を開始する（ステップ２４０）。以
上の処理をすべての処理がなくなるまで繰り返し行う
（ステップ２５０）。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
記憶手段が有する複数の集積回路チップそれぞれが、被
照合画像を分割した複数の分割画像の各々を構成する複
数の画素情報（分割画素情報）と、被照合画像上の分割
画像の各々に隣接する他の分割画像の周辺領域の画素情
報（冗長画素情報）とを分割画像単位で記憶し、照合手
段が、各集積回路チップ毎に、それに記憶されている被
照合画像の分割画像が前記基準画像の対応する領域の画
像と一致するかどうかを、隣接する所定数の画素情報の
配列パターンに基づいて照合するので、隣接分割画像の
画素情報と例えば相互接続線を介してやりとりすること
なく、例えばテンプレートマッチングのための比較照合
処理を同一の集積回路チップ内で行うことができ、相互
接続線や入出力端子等を不要とし、経済化、省スペース
化および信頼性を著しく向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる画像処理装置の全体
構成図である。

【図２】図１の画像処理装置における分割画像が隣接画
像の端部分の画素情報を含むことを示す説明図である。

【図３】図１の画像処理装置に使用されているプロセッ
サエレメントアレイを構成する複数のプロセッサエレメ
ントの配列および入力ウインドウと出力ウインドウの関
係を示す説明図である。

【図４】図１の画像処理装置における基準画素情報と被
照合画素情報との比較照合処理を示す説明図である。

【図５】図１の画像処理装置に使用されるプロセッサエ
レメントアレイを構成する複数のプロセッサエレメント
における画素情報の入出力動作、シフト動作および照合
動作における隣接画素との情報のやりとりを示す図であ
る。

【図６】図１の画像処理装置に使用されているマイクロ
コントローラの構成を示すブロック図である。

【図７】図１の画像処理装置に使用されているチップコ
ントローラの構成を示すブロック図である。

【図８】図７に示すチップコントローラの作用を示すタ
イミングチャートである。

【図９】図６に示すマイクロコントローラの作用を示す
タイミングチャートである。

【図１０】図１に示す画像処理装置の作用を示すフロー
チャートである。

【符号の説明】

３ プロセッサチップ ５ プロセッサアレイ ７ プロセッサエレメントアレイ ９ チップコントローラ １１ プロセッサエレメント １３ マイクロコントローラ ２１ 分割画像記憶部 ２３ 冗長画素記憶部 ２５ 冗長画素含有分割画像記憶部 ６１ Ｘアドレスレジスタ ６３ Ｙアドレスレジスタ ６５ 入力ウインドウ用右Ｘレジスタ（X-RI：IN-REG） ６７ 入力ウインドウ用左Ｘレジスタ（X-LE：IN-REG） ６９ 入力ウインドウ用下Ｙレジスタ（Y-DN：IN-REG） ７１ 入力ウインドウ用上Ｙレジスタ（Y-UP：IN-REG） ７３ 出力ウインドウ用右Ｘレジスタ（X-RI：OUT-REG) ７５ 出力ウインドウ用左Ｘレジスタ（X-LE：OUT-REG) ７７ 出力ウインドウ用下Ｙレジスタ（Y-DN：OUT-REG) ７９ 出力ウインドウ用上Ｙレジスタ（Y-UP：OUT-REG) ８３ 入力ウインドウ用Ｘアドレスカウンタ ８５ 入力ウインドウ用Ｙアドレスカウンタ ８７ 出力ウインドウ用Ｘアドレスカウンタ ８９ 出力ウインドウ用Ｙアドレスカウンタ ９１ 入力ウインドウ用アドレス発生ゲート ９３ 出力ウインドウ用アドレス発生ゲート ９７ 入出力シフト命令発生ゲート ９９ 出力指令発生ゲート

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 被照合画像を記憶する記憶手段と、この
   被照合画像を所定の基準画像と照合する照合手段とを有
   する画像処理装置であって、 前記記憶手段は、前記被照合画像を機械的に等しく所定
   数に分割した複数の分割画像の各々を構成する複数の画
   素情報（分割画素情報）と、前記被照合画像上の前記分
   割画像の各々に隣接する他の分割画像の周辺領域の画素
   情報（冗長画素情報）とを、前記分割画像単位で記憶す
   る複数の集積回路チップを有し、前記基準画像は、所定数の画素情報列で構成され、 前記照合手段は、各集積回路チップ毎に、それに記憶さ
   れている分割画像の端部側以外の各画素においては、当
   該画素の分割画素情報と当該画素に隣接する前記所定数
   より一つ少ない画素数の画素の分割画素情報とを、あら
   かじめ定めた配列で前記基準画像の画素情報列と照合す
   ると共に、前記分割画像の端部側の各画素においては、
   当該画素の分割画素情報と当該画素に隣接する前記所定
   数より一つ少ない画素数の画素の分割画素情報及び冗長
   画素情報とを、あらかじめ定めた配列で前記基準画像の
   画素情報列と照合することを特徴とする画像処理装置。
2. 【請求項２】 前記集積回路チップは、前記分割画素情
   報と冗長画素情報とが前記被照合画像の画素配列に対応
   するように当該画素情報を記憶する記憶要素を有し、 前記照合手段は、前記集積回路チップ毎のすべての前記
   記憶要素が当該記憶要素の画素情報を隣接する他の集積
   回路チップの記憶要素に一斉に同一方向に転送するよう
   に制御して、各記憶要素が隣接する分割画像の周辺領域
   の画素情報をも取得し、これらを前記基準画像の対応す
   る分割画像と照合することを特徴とする請求項１に記載
   の画像処理装置。