JPS61115352A - ゲ−ト電極の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＭＯ８型半導体集積回路におけるゲート電
極の形成方法に関する。

（従来の技術） ＭＯａ型半導体集積回路における従来のゲート電極の形
成方法を第２図を参照して説明する。第２図（＆）にお
いて、ｌはシリコン基板であり、まずこの基板１０表面
に５０〜１０００＾厚の薄いゲート絶縁膜２ｔ−形成し
た後、その上にポリシリコン層３を２０００〜５０００
λ犀に減圧ＣＶＤ法などで堆積させ、さらにそのポリシ
リコン層３上に、ゲートパターンと同一パターンのレジ
ストパターン４を光マスク露光法あるいは電子ビーム露
光法などで形成する。次に、レジストパターン４をマス
クとして、プラズマエツチングあるいは反応性イオンエ
ツチングで、下地であるゲート絶縁膜２が露出するまで
ポリシリコン層３をエツチングすることにより、第２図
（ｂ）に示すように、残存ポリシリコン層３からなるポ
リシリコンゲート電極５を形成する。その後、第２図（
Ｃ）に示すようにレジストパターン４を除去する。しか
る後、第２図（ｄ）に示すように、ポリシリコンゲート
電極５下以外の不要なゲート絶縁膜２を除去する。

（発明が解決しようとする問題点） 従来の方法は以上であるが、最近半導体集積回路の集積
密度が高まるにりれてゲート絶縁膜２も薄くなり、５０
〜２００＾厚と非常に薄いものも使用され始めている。

併せて、ポリシリコン層３のより高いエツチング加工精
度が求められ、第２図（ｂ）の工程におけるエツチング
も、横方向のエツチングが少ない、イオンの加速を利用
したよりエネルギの高い反応性イオンエツチングが主に
使用すれている。

しかるに、上記従来の方法では、薄いゲート絶縁膜２を
使用した上で、ポリシリコン層３ｔ−反応性イオンエツ
チングでエツチングすると、そのエツチング時に、下地
のゲート絶縁膜２が高いエネルギをもったプラズマにさ
らされて、高いエネルギをもった反応性イオンや、その
他のエネルギ粒子がゲート絶縁膜２を突き抜ける結果、
また場合によっては、ゲート絶縁膜２がすべて、または
部分的にエツチングされて、その下のシリコン基板１が
直接エツチングされる結果、シリコン基板１に第２図（
ｂ）ないしくｄ）　Ｉｃ示す損傷層６が形成される欠点
があった。また、例えばエツチングのガスとしてＣＦ、
を使用すれば、ＣＦ、がプラズマ状態になった時のＣお
よびＦのイオンがシリコン基板ｌに入射し、とわが、集
積回路のトランジスタの特性に悪影響を与えた。さらに
、ゲート絶縁ＪＩｉ４２がプラズマにさらされると、プ
ラズマ中の電子がゲート絶縁膜２に帯電し、ゲート電極
５とシリコン基板１間のゲート絶縁ｊ１１２が絶縁破壊
を起こす場合があった。これら損傷、汚染（シリコン基
板ｌに対するＣおよびＦのイオンの入射）および絶縁破
壊は、第２図（ｃ）におけるレジストパターン４の除去
工程および第２図（ｄ）におけるゲート絶縁膜２の不要
部分の除去工程を経てもその１１残る。したがって、従
来の方法は、ゲート絶縁膜２の薄膜化に限界がちり、併
せて反応性イオンエツチングについても制約がｂっ九。

ヶお、よ、。よ９．つゆ、３ッｆ２□、　ｊてプラズマ
エツチングを用いた場合にも程度の差はあるが存在する
。

（問題点を解決するための手段） そこで、この発明では、レジストパターンをマスクとし
てポリシリコン層をエツチングした時に、被エツチング
部にも薄くポリシリコン層を残す。

（作用） すると、エツチングの際の損傷および汚染層、被エツチ
ング部の残存ポリシリコン層内に生じ。

その下の半導体基板には生じない。また、ゲート絶縁膜
が前記残存ポリシリコン層で覆われるから、プラズマ中
の電子がゲート絶縁膜に帯電することがなくなフ、ゲー
ト絶縁膜の絶縁破壊が防止される。なお、被エツチング
部の残存ポリシリコン層は、エツチング後、酸化膜に変
換した上で除去される。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

第１図（＆ンにおいて、１１は半導体基板としてのシリ
コン基板であり、まずこの基板１１０表面に５０〜１０
００人厚の薄いゲート絶縁膜１２ｔ−形成した後、その
上にポリシリコン層１３を２０００〜５０００λ厚に堆
積させ、さらにそのポリシリコン層１３上に、ゲートパ
ターンと同一パターンのレジストパターン１４ｔ−光マ
スク露光法あるいは電子ビーム露光法などで形成する。

次に、レジストパターン１４をマス８りとして、プラズ
マエツチングあるいは反応性イオンエツチングで第１図
伽）に示すようにポリシリコン層１３をエツチングする
。この時、被エツチング部分のポリシリコン層１３をゲ
ート絶縁膜１２が露出するまでエツチングするのではな
く、ゲート絶縁膜１２上に１００〜３００λ厚程度ポリ
シリコン層１３を残したところでエツチングを止める。

そして、このように、被エツチング部にポリシリコン層
１３を薄く残すことにより、この場合は、エツチングに
よる損傷および汚染がその残存ポリシリコン層１３内に
生じるようになり（第１図（ｂ）において、１５は損傷
および汚染層を示す）、その下のシリコン基板１には生
じなくなる。また、ゲート絶縁膜１２が残存ポリシリコ
ン層１３で覆われるから、プラズマ中の電子がゲート絶
縁膜１２に帯電することがなくなフ、ゲート絶縁膜１２
の絶縁破壊が防止される。

次に、第１図（０）に示すようにレジストノくターン１
４を除去する。

その後、高温酸素中で熱処理することにより、ポリシリ
コン層１３の全体を、被エツチング部に残されたポリシ
リコン層１３の厚さく１００〜３００人）で酸化処理す
る。すると、第１図（ｄ）に示すように、被エツチング
部の損傷および汚染を受けた薄いポリシリコン層１３は
すべてシリコン酸化膜１６になり、非エツチング部の厚
いポリシリコン層１３は表面層のみがシリコン酸化膜１
６となる。

しかる後、シリコン酸化膜１６および、それに重なるゲ
ート絶縁膜１２の不要部分を、弗酸溶酸により第１図（
ｄ）に示すようにエツチング除去する。

すると、同図に示すように、非エツチング部の残存ポリ
シリコン１３がゲート電極としてシリコン基板１１上に
露出する。

（発明の効果） 以上詳述したように、この発明の方法によれば、レジス
トパターンをマスクとしてポリシリコン層をエツチング
した時に、被エツチング部にも薄くポリシリコン層を残
すようにしたので、そのエツチングによる損傷および汚
染を前記残存ポリシリコン層内に留め、その下の半導体
基板には損傷および汚染が生じないようにすることがで
きる。また、ゲート絶縁膜を前記残存ポリシリコン層で
覆って、ゲート絶縁膜が高いエネルギをもつプラズマに
さらされることのないようにできるため、ゲート絶縁膜
の絶縁破壊を防止できる。そして、これらの結果から、
この発明の方法によれば、高集積度のＭＯ８型半導体集
積回路を製作する上で必要な薄いゲート絶縁膜を使用し
た構造でも、何ら問題や制約なく高いエネルギをもつプ
ラズマエツチングおよび反応性イオンエツチング、さら
にはスパッタエツチングを使用して、高い加工精度のゲ
ート電極を形成することができるようになる。

また、前記損傷および汚染を受けた被エツチング部のポ
リシリコン層は、酸化した上で、ゲート絶縁膜の不要部
分と同時に完全に除去することができ、工程が複雑にな
ることはない。

【図面の簡単な説明】

第１図はこの発明のゲート電極の形成方法の一実施例を
示す断面図、第２図は従来のゲート電極の形成方法を示
す断面図である。 １１・・・シリコン基板、１２・・・ゲート絶縁膜、１
３・・・ポリシリコン層、１４・・・レジストパターン
、１６・・・シリコン酸化膜。 Ｑ　　　　　　　　　　　　　　　　　　　　、ロ一一
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Claims (1)

【特許請求の範囲】
1. 　半導体基板の表面にゲート絶縁膜を形成した後、その
   上にポリシリコン層を形成し、さらにそのポリシリコン
   層上に、ゲートパターンと同一パターンのレジストパタ
   ーンを形成する工程と、そのレジストパターンをマスク
   として、しかも被エッチング部に薄くポリシリコン層を
   残して前記ポリシリコン層をエッチングする工程と、そ
   の後、レジストパターンを除去した上で、前記ポリシリ
   コン層の全体を、被エッチング部に残されたポリシリコ
   ン層の厚さで酸化する工程と、この工程で生じた酸化膜
   およびゲート絶縁膜の不要部分を除去する工程とを具備
   してなるゲート電極の形成方法。