JP3048752B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3048752B2 JP3048752B2 JP4139734A JP13973492A JP3048752B2 JP 3048752 B2 JP3048752 B2 JP 3048752B2 JP 4139734 A JP4139734 A JP 4139734A JP 13973492 A JP13973492 A JP 13973492A JP 3048752 B2 JP3048752 B2 JP 3048752B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】この種のＭＯＳ型半導体装置における従
来のゲート電極配線形成方法について、簡単な構造を有
する半導体装置を例にとり、図７を参照して説明する。
来のゲート電極配線形成方法について、簡単な構造を有
する半導体装置を例にとり、図７を参照して説明する。
【０００３】半導体基板１（図７(A))上に、ゲート酸化
膜２（図７(B))、ゲート電極膜３（図７(C))およびレジ
ストマスクパターン４（図７(D))を順次形成した後、マ
グネトロン型反応性イオンエッチング（ＭＲＩＥ）装置
や電子サイクロトロン共鳴型反応性イオンエッチング装
置等を用いて、磁力を利用する有磁場高密度プラズマ５
によりエッチングを施し、ゲート電極パターン３を形成
する（図７(E))。最後にレジストマスクパターン４を剥
離する（図７(F))。斯る方法は、たとえば、Son Van Ng
uyen,et al., "Magnetically Enhanced Reactive Ion E
tching of PolyGate Electrodes Smaller Than 0.5 μm
", October 1990 SOLID STATE TECHNOLOGY, p73 に詳
しい。。
膜２（図７(B))、ゲート電極膜３（図７(C))およびレジ
ストマスクパターン４（図７(D))を順次形成した後、マ
グネトロン型反応性イオンエッチング（ＭＲＩＥ）装置
や電子サイクロトロン共鳴型反応性イオンエッチング装
置等を用いて、磁力を利用する有磁場高密度プラズマ５
によりエッチングを施し、ゲート電極パターン３を形成
する（図７(E))。最後にレジストマスクパターン４を剥
離する（図７(F))。斯る方法は、たとえば、Son Van Ng
uyen,et al., "Magnetically Enhanced Reactive Ion E
tching of PolyGate Electrodes Smaller Than 0.5 μm
", October 1990 SOLID STATE TECHNOLOGY, p73 に詳
しい。。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなゲート電極配線形成方法ではゲート酸化膜２の劣化
を促進しているという問題があり、その改良が要望され
ていた。
うなゲート電極配線形成方法ではゲート酸化膜２の劣化
を促進しているという問題があり、その改良が要望され
ていた。
【０００５】これは、上述の有磁場高密度プラズマエッ
チングは高速である利点を有するものの、半導体デバイ
スの高集積化、微細化および高速化に伴って、ゲート酸
化膜２も薄膜化しているため、従来より指摘されている
反応性イオンエッチングによるゲート酸化膜の劣化が、
高密度ゆえにより容易に生じてしまうからであると考え
られる（K.Tunokuni, et al., "The Effect of charge
Build-up on Gate Oxide Breakdown during Dry Etchin
g", Extended abstracts of the 19th Confernce on So
lid State Devices and Materials,Tokyo, 1987, pp195
-198参照）。
チングは高速である利点を有するものの、半導体デバイ
スの高集積化、微細化および高速化に伴って、ゲート酸
化膜２も薄膜化しているため、従来より指摘されている
反応性イオンエッチングによるゲート酸化膜の劣化が、
高密度ゆえにより容易に生じてしまうからであると考え
られる（K.Tunokuni, et al., "The Effect of charge
Build-up on Gate Oxide Breakdown during Dry Etchin
g", Extended abstracts of the 19th Confernce on So
lid State Devices and Materials,Tokyo, 1987, pp195
-198参照）。
【０００６】本発明は、斯かる問題点に鑑みてなされた
ものであって、その目的とするところは、ゲート酸化膜
の劣化を招くことなくゲート配線を形成することができ
る半導体装置の製造方法を提供することにある。
ものであって、その目的とするところは、ゲート酸化膜
の劣化を招くことなくゲート配線を形成することができ
る半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上にゲート酸化膜を成膜する工程とゲー
ト配線を形成する工程とを含む半導体装置の製造方法に
おいて、マグネトロン励起反応性ドライエッチングを用
いて、ゲート配線をパターン形成するに際し、有磁場高
密度プラズマエッチングを行い、パターンが完全に分離
する前に、この有磁場高密度プラズマエッチングから無
磁場低密度プラズマエッチングに切り替えることをその
要旨とする。
造方法は、基板上にゲート酸化膜を成膜する工程とゲー
ト配線を形成する工程とを含む半導体装置の製造方法に
おいて、マグネトロン励起反応性ドライエッチングを用
いて、ゲート配線をパターン形成するに際し、有磁場高
密度プラズマエッチングを行い、パターンが完全に分離
する前に、この有磁場高密度プラズマエッチングから無
磁場低密度プラズマエッチングに切り替えることをその
要旨とする。
【０００８】
【作用】上述した方法をとることにより、半導体装置配
線パターン形成時の帯電を制御して、注入電荷量を低減
し、この結果ゲート酸化膜の劣化防止が可能となる。
線パターン形成時の帯電を制御して、注入電荷量を低減
し、この結果ゲート酸化膜の劣化防止が可能となる。
【０００９】
【実施例】図１は本発明の概念を示す断面図であり、ま
ず、この図１に従い本発明の基本的概念につき説明す
る。
ず、この図１に従い本発明の基本的概念につき説明す
る。
【００１０】半導体基板１（図１(A))上に、ゲート酸化
膜２（図１(B))、ゲート電極膜３（図１(C))およびレジ
ストマスクパターン４（図１(D))を形成した後、有磁場
高密度プラズマ５によりゲート電極膜３を途中までエッ
チングする（図１(E))。その後、無磁場低密度プラズマ
６にて、ゲート電極膜３を最後までエッチングする（図
１(F))。そして最後に、レジストマスクパターン４を剥
離する（図１(G))。
膜２（図１(B))、ゲート電極膜３（図１(C))およびレジ
ストマスクパターン４（図１(D))を形成した後、有磁場
高密度プラズマ５によりゲート電極膜３を途中までエッ
チングする（図１(E))。その後、無磁場低密度プラズマ
６にて、ゲート電極膜３を最後までエッチングする（図
１(F))。そして最後に、レジストマスクパターン４を剥
離する（図１(G))。
【００１１】上述した工程をとることにより、ＭＯＳ型
半導体装置配線パターン形成時の帯電を抑制して、注入
電荷量を低減し、この結果ゲート酸化膜の劣化防止が可
能となる。
半導体装置配線パターン形成時の帯電を抑制して、注入
電荷量を低減し、この結果ゲート酸化膜の劣化防止が可
能となる。
【００１２】次にこの発明の実施例につき図２ないし図
６に従い更に説明する。図２は本発明に係るＭＯＳ型半
導体装置の構成を示す断面図と平面図である。この半導
体装置は、その基板１１としてＰ型シリコン基板が用い
られたＭＯＳキャパシタであって、半導体基板１１上
に、ゲート酸化膜１３、下層ゲート電極膜１４および上
層ゲート電極膜１７が積層されてなる。なお、１２は酸
化シリコン膜による素子分離領域である。
６に従い更に説明する。図２は本発明に係るＭＯＳ型半
導体装置の構成を示す断面図と平面図である。この半導
体装置は、その基板１１としてＰ型シリコン基板が用い
られたＭＯＳキャパシタであって、半導体基板１１上
に、ゲート酸化膜１３、下層ゲート電極膜１４および上
層ゲート電極膜１７が積層されてなる。なお、１２は酸
化シリコン膜による素子分離領域である。
【００１３】次に、このＭＯＳキャパシタの製造工程を
図３(A) 〜(L) に従って説明する。半導体基板１１の上
に、従来周知の選択酸化（ＬＯＣＯＳ）法で酸化シリコ
ン膜による素子分離領域１２を形成した後（図３(A))、
半導体基板１１上に、ゲート酸化膜１３（図３(B))、ポ
リシリコン等の下層ゲート電極膜１４（図３(C))および
第一レジストマスクパターン１５（図３(D))を順次形成
する。
図３(A) 〜(L) に従って説明する。半導体基板１１の上
に、従来周知の選択酸化（ＬＯＣＯＳ）法で酸化シリコ
ン膜による素子分離領域１２を形成した後（図３(A))、
半導体基板１１上に、ゲート酸化膜１３（図３(B))、ポ
リシリコン等の下層ゲート電極膜１４（図３(C))および
第一レジストマスクパターン１５（図３(D))を順次形成
する。
【００１４】その後、第一低密度プラズマ１６にて下層
ゲート電極膜１４をエッチングして（図３(E))、第一レ
ジストマスクパターン１５を剥離する（図３(F))。そし
て、Ａｌ合金等の上層ゲート電極膜１７を成膜して（図
３(G))、第二レジストマスクパターン１８を下層ゲート
電極膜４と重なるように形成する（図３(H))。
ゲート電極膜１４をエッチングして（図３(E))、第一レ
ジストマスクパターン１５を剥離する（図３(F))。そし
て、Ａｌ合金等の上層ゲート電極膜１７を成膜して（図
３(G))、第二レジストマスクパターン１８を下層ゲート
電極膜４と重なるように形成する（図３(H))。
【００１５】続いて、本発明の特徴とする多段階エッチ
ングを実施する。具体的には、ＭＲＩＥ装置に数十ｍＴ
ｏｒｒの三塩化ホウ素、塩素、四フッ化炭素混合ガスを
導入して行う。
ングを実施する。具体的には、ＭＲＩＥ装置に数十ｍＴ
ｏｒｒの三塩化ホウ素、塩素、四フッ化炭素混合ガスを
導入して行う。
【００１６】まず、図３(I) のごとく、有磁場高密度プ
ラズマ１９（３０ｍＴｏｒｒ）中で上層ゲート電極膜１
７を途中までエッチングする。その後、磁場印加を停止
して、圧力を１５ｍＴｏｒｒまで下げ、無磁場低密度プ
ラズマ２０を生成して、上層ゲート電極膜１７を最後ま
でエッチングする（図３(J))。最後に、第二レジストマ
スクパターン１８を剥離する（図３(K))。
ラズマ１９（３０ｍＴｏｒｒ）中で上層ゲート電極膜１
７を途中までエッチングする。その後、磁場印加を停止
して、圧力を１５ｍＴｏｒｒまで下げ、無磁場低密度プ
ラズマ２０を生成して、上層ゲート電極膜１７を最後ま
でエッチングする（図３(J))。最後に、第二レジストマ
スクパターン１８を剥離する（図３(K))。
【００１７】なお、下層ゲート電極膜１４にはリンドー
プポリシリコンを用い、素子分離領域１２、ゲート酸化
膜１３および下層ゲート電極膜１４の厚さを、代表的な
値として、それぞれ６００ｎｍ、１５ｎｍおよび３００
ｎｍとした。
プポリシリコンを用い、素子分離領域１２、ゲート酸化
膜１３および下層ゲート電極膜１４の厚さを、代表的な
値として、それぞれ６００ｎｍ、１５ｎｍおよび３００
ｎｍとした。
【００１８】また、上層ゲート電極膜１７は、図示しな
いが、アルミニウム、シリコンおよび銅からなる合金
と、窒化チタン（ＴｉＮ）膜と、チタン（Ｔｉ）膜とか
らなる三層構造の多層膜を用いた。上記合金は、９８．
５％アルミニウム、１％シリコンおよび０．５％銅（Al
Si（１％），Cu（０．５％））からなり、その厚さは８
００ｎｍであり、ＴｉＮ膜の厚さは１００ｎｍ、Ｔｉ膜
の厚さは５０ｎｍである。
いが、アルミニウム、シリコンおよび銅からなる合金
と、窒化チタン（ＴｉＮ）膜と、チタン（Ｔｉ）膜とか
らなる三層構造の多層膜を用いた。上記合金は、９８．
５％アルミニウム、１％シリコンおよび０．５％銅（Al
Si（１％），Cu（０．５％））からなり、その厚さは８
００ｎｍであり、ＴｉＮ膜の厚さは１００ｎｍ、Ｔｉ膜
の厚さは５０ｎｍである。
【００１９】また、図２に示す完成後のＭＯＳキャパシ
タは、素子分離領域１２で囲まれた活性領域（ゲート酸
化膜１３）の面積が４００μｍ2 、下層ゲート電極膜１
４の面積が６．４ｍｍ2 であり、上記活性領域面積に対
するゲート電極面積の比（アンテナ比）が１６０００で
ある。
タは、素子分離領域１２で囲まれた活性領域（ゲート酸
化膜１３）の面積が４００μｍ2 、下層ゲート電極膜１
４の面積が６．４ｍｍ2 であり、上記活性領域面積に対
するゲート電極面積の比（アンテナ比）が１６０００で
ある。
【００２０】ここで、有磁場高密度プラズマ１９および
無磁場低密度プラズマ２０の性質の一例として、ＡｌＳ
ｉ（１％）とＣｕ（０．５％）の合金膜、ＴｉＮ膜、酸
化膜、フォトレジストのエッチレートを表１に示す。こ
の表から各膜についてのエッチレートは、有磁場高密度
プラズマ１９の方が無磁場低密度プラズマ２０よりも大
きく、有磁場プラズマの方が比較的高密度であることが
確認できる。
無磁場低密度プラズマ２０の性質の一例として、ＡｌＳ
ｉ（１％）とＣｕ（０．５％）の合金膜、ＴｉＮ膜、酸
化膜、フォトレジストのエッチレートを表１に示す。こ
の表から各膜についてのエッチレートは、有磁場高密度
プラズマ１９の方が無磁場低密度プラズマ２０よりも大
きく、有磁場プラズマの方が比較的高密度であることが
確認できる。
【００２１】
【表１】
【００２２】最後に、ＭＲＩＥ装置を用いて、窒素（Ｎ
2 ）プラズマ２１中で処理してから（図３(L))、Ｎ2 中
で４５０℃、３０分間の熱処理を施し、ゲート酸化膜耐
圧の測定試験を行った。このＮ2 プラズマ２１は低密度
プラズマ２０のガス種をＮ2とし、磁場の有無を変えて
本発明の効果を確認している。この試験結果について以
下説明する。
2 ）プラズマ２１中で処理してから（図３(L))、Ｎ2 中
で４５０℃、３０分間の熱処理を施し、ゲート酸化膜耐
圧の測定試験を行った。このＮ2 プラズマ２１は低密度
プラズマ２０のガス種をＮ2とし、磁場の有無を変えて
本発明の効果を確認している。この試験結果について以
下説明する。
【００２３】図４は図３(K) に示す第二レジストマスク
パターン１８の剥離まで行った試料に関して、上記ゲー
ト酸化膜耐圧の測定結果を示している。これより、ゲー
ト酸化膜耐圧は、測定１２６点中すべてが８ＭＶ／ｃｍ
であり、ゲート酸化膜１２の劣化は見られない。
パターン１８の剥離まで行った試料に関して、上記ゲー
ト酸化膜耐圧の測定結果を示している。これより、ゲー
ト酸化膜耐圧は、測定１２６点中すべてが８ＭＶ／ｃｍ
であり、ゲート酸化膜１２の劣化は見られない。
【００２４】さらに、Ｎ2 プラズマ２１中で無磁場の場
合と有磁場の場合に関して、ゲート酸化膜耐圧の測定結
果を、図５および図６にそれぞれ示す。この測定結果か
ら、本発明の特徴を表す無磁場プラズマ処理の場合は、
初期状態（図４）と同様に測定６３点中全て（１００
％）において８ＭＶ／ｃｍ以上であり（図５参照）、こ
れに対して、従来の有磁場プラズマの場合は、６３点中
２３点のみ８ＭＶ／ｃｍ以上であり、残りの６３．５％
の点においてゲート酸化膜が劣化したことになる（図６
参照）。
合と有磁場の場合に関して、ゲート酸化膜耐圧の測定結
果を、図５および図６にそれぞれ示す。この測定結果か
ら、本発明の特徴を表す無磁場プラズマ処理の場合は、
初期状態（図４）と同様に測定６３点中全て（１００
％）において８ＭＶ／ｃｍ以上であり（図５参照）、こ
れに対して、従来の有磁場プラズマの場合は、６３点中
２３点のみ８ＭＶ／ｃｍ以上であり、残りの６３．５％
の点においてゲート酸化膜が劣化したことになる（図６
参照）。
【００２５】したがって、本発明のようにゲート配線材
料を形成するエッチング工程を多段階にすることによ
り、有磁場高密度エッチング装置にみられるゲート酸化
膜の劣化を防ぐことができ、同装置の利点である高速性
を損なうことなくスループット減少の抑制可能となるこ
とが判明した。
料を形成するエッチング工程を多段階にすることによ
り、有磁場高密度エッチング装置にみられるゲート酸化
膜の劣化を防ぐことができ、同装置の利点である高速性
を損なうことなくスループット減少の抑制可能となるこ
とが判明した。
【００２６】
【発明の効果】以上詳述したように、本発明にあって
は、マグネトロン励起反応性ドライエッチングを用い
て、ゲート配線をパターン形成するに際し、プラズマに
よるゲート配線の有磁場高密度プラズマエッチングステ
ップと無磁場低密度プラズマエッチングステップを含む
多段階に分割する手法を用いているから、ゲート酸化膜
の劣化を招くことなく、ゲート配線を形成することがで
きる。
は、マグネトロン励起反応性ドライエッチングを用い
て、ゲート配線をパターン形成するに際し、プラズマに
よるゲート配線の有磁場高密度プラズマエッチングステ
ップと無磁場低密度プラズマエッチングステップを含む
多段階に分割する手法を用いているから、ゲート酸化膜
の劣化を招くことなく、ゲート配線を形成することがで
きる。
【図１】本発明の概念を示す、ＭＯＳ型半導体装置製造
におけるゲート電極配線の形成方法を説明するための断
面図である。
におけるゲート電極配線の形成方法を説明するための断
面図である。
【図２】本発明に係る一実施例であるＭＯＳ型半導体装
置を示し、図２(a) は断面図および図２(b) は平面図で
ある。
置を示し、図２(a) は断面図および図２(b) は平面図で
ある。
【図３】同ＭＯＳ型半導体装置製造におけるゲート電極
配線の形成方法を説明するための断面図である。
配線の形成方法を説明するための断面図である。
【図４】ＭＯＳ型半導体装置におけるゲート酸化膜耐圧
測定の結果を示す図で、第二レジストマスクパターンの
剥離まで行った試料に関するものである。
測定の結果を示す図で、第二レジストマスクパターンの
剥離まで行った試料に関するものである。
【図５】ＭＯＳ型半導体装置におけるゲート酸化膜耐圧
測定の結果を示す図で、第二レジストマスクパターンの
剥離後、本発明の無磁場プラズマ処理を行った試料に関
するものである。
測定の結果を示す図で、第二レジストマスクパターンの
剥離後、本発明の無磁場プラズマ処理を行った試料に関
するものである。
【図６】ＭＯＳ型半導体装置におけるゲート酸化膜耐圧
測定の結果を示す図で、第二レジストマスクパターンの
剥離後、有磁場プラズマ処理を行った試料に関するもの
である。
測定の結果を示す図で、第二レジストマスクパターンの
剥離後、有磁場プラズマ処理を行った試料に関するもの
である。
【図７】従来のＭＯＳ型半導体装置製造におけるゲート
電極配線の形成方法を説明するための断面図である。
電極配線の形成方法を説明するための断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極膜 ４ レジストマスクパターン ５ 有磁場高密度プラズマ ６ 無磁場低密度プラズマ １１ 半導体基板 １２ 素子分離領域 １３ ゲート酸化膜 １４ 下層ゲート電極膜 １５ 第一レジストマスクパターン １６ 第一低密度プラズマ １７ 上層ゲート電極膜 １８ 第二レジストマスクパターン １９ 有磁場高密度プラズマ ２０ 無磁場低密度プラズマ ２１ 窒素プラズマ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 典弘 守口市京阪本通２丁目18番地 三洋電機 株式会社内 (56)参考文献 特開 昭62−30891（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/3065 H01L 21/336 H01L 29/43 H01L 29/78
Claims (1)
- 【請求項１】 基板上にゲート酸化膜を成膜する工程と
ゲート配線を形成する工程とを含む半導体装置の製造方
法において、 マグネトロン励起反応性ドライエッチングを用いて、ゲ
ート配線をパターン形成するに際し、有磁場高密度プラ
ズマエッチングを行い、パターンが完全に分離する前
に、この有磁場高密度プラズマエッチングから無磁場低
密度プラズマエッチングに切り替えることを特長とした
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139734A JP3048752B2 (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139734A JP3048752B2 (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308055A JPH05308055A (ja) | 1993-11-19 |
| JP3048752B2 true JP3048752B2 (ja) | 2000-06-05 |
Family
ID=15252139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139734A Expired - Fee Related JP3048752B2 (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048752B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4285853B2 (ja) | 1999-09-08 | 2009-06-24 | 東京エレクトロン株式会社 | 処理方法 |
-
1992
- 1992-04-30 JP JP4139734A patent/JP3048752B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05308055A (ja) | 1993-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |