JPS6095660A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6095660A JPS6095660A JP58202134A JP20213483A JPS6095660A JP S6095660 A JPS6095660 A JP S6095660A JP 58202134 A JP58202134 A JP 58202134A JP 20213483 A JP20213483 A JP 20213483A JP S6095660 A JPS6095660 A JP S6095660A
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- JP
- Japan
- Prior art keywords
- memory
- signal
- memory array
- circuit
- row
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はメモリ装置に関し、特にメモリアレイの一部が
故障しても全体としての機能の遂行が停止しない冗長回
路を有するメモリ装置に関する。
故障しても全体としての機能の遂行が停止しない冗長回
路を有するメモリ装置に関する。
従来、メモリ装置においては、メモリセルを多数個釜べ
て構成するメモリアレイのうちの一部のメモリセルが故
障しても全体の機能遂行が停止しないようにバックアッ
プ用のメモリアレイを付加し、故障部分を補うような冗
長方式が採用されている。
て構成するメモリアレイのうちの一部のメモリセルが故
障しても全体の機能遂行が停止しないようにバックアッ
プ用のメモリアレイを付加し、故障部分を補うような冗
長方式が採用されている。
ブロック図である。
第１のメモリアレイ１０はデータ等を記憶する主記憶部
、第２のメモリアレイ１１は第１のメモリアレイ１０の
一部が故障したとき、バックアップするメモリである。
、第２のメモリアレイ１１は第１のメモリアレイ１０の
一部が故障したとき、バックアップするメモリである。
従って、第２のメモリアレイ１１は第１のメモリアレイ
よシもセル数が少ないのが普通である。
よシもセル数が少ないのが普通である。
正常動作時は、第１の行選択回路１４と第２の行選択回
路１５に同じアドレス信号ん〜Ａｍを入力して第１の行
選択回路１４から行方向メモリセル選択信号１０９を出
力せしめる。第２の行選択回路１５は制御信号１１２に
よシメモリ切換制御信号１１１を出力する。スイッチ回
路１７は信号１０９．１１１を入力して行方向メモリセ
ル選択信号１１０を第］のメモリアレイＩＯに供給する
。
路１５に同じアドレス信号ん〜Ａｍを入力して第１の行
選択回路１４から行方向メモリセル選択信号１０９を出
力せしめる。第２の行選択回路１５は制御信号１１２に
よシメモリ切換制御信号１１１を出力する。スイッチ回
路１７は信号１０９．１１１を入力して行方向メモリセ
ル選択信号１１０を第］のメモリアレイＩＯに供給する
。
列選択回路１６はアドレス信号Ａｍ＋ １〜Ａｎを入力
して列方向メモリセル選択信号１１３を出力する。
して列方向メモリセル選択信号１１３を出力する。
制御回路１３はこの選択信号１１３と制御信号１０３に
よυ人カデータ１０１をメモリセルへ書込むだめのメモ
リセル−、ｉｔ込み情報＋０６を第１のメモリアレイ１
０に入力するか、あるいは第１のメモリアレイ１０から
のメモリセル読出し情報１０５を入力して出力データ１
０２を出力する。
よυ人カデータ１０１をメモリセルへ書込むだめのメモ
リセル−、ｉｔ込み情報＋０６を第１のメモリアレイ１
０に入力するか、あるいは第１のメモリアレイ１０から
のメモリセル読出し情報１０５を入力して出力データ１
０２を出力する。
このメモリ装置において、第１のメモリアレイ１０の一
部に故障が起った場合に、第２のメモリアレイ１１でこ
れをバックアップしてやるのであるが、そのためには故
障セルを発見し、その故障セル位置のアドレスを特定し
なければならない。
部に故障が起った場合に、第２のメモリアレイ１１でこ
れをバックアップしてやるのであるが、そのためには故
障セルを発見し、その故障セル位置のアドレスを特定し
なければならない。
アドレスを特定するためには、行アドレス信号］ＣｆＩ
及び列アドレス信号１０８で決定するすべてのメモリセ
ルを試験した出力データ１０２の情報の結果を判定し、
その結果よシスイッチ回路１７を制御する信号メモリ切
換制御信号１１１を供給する行選択回路１５へ入力する
制御信号１１２を発生する必要があシ、アドレス信号１
０７，１０８の特定と、第１のメモリアレイ１０とバッ
クアップ用の第２のメモリアレイ１１とのスイッチ回路
１７の出力信号１１０による切換えが面倒であるという
欠点があった。
及び列アドレス信号１０８で決定するすべてのメモリセ
ルを試験した出力データ１０２の情報の結果を判定し、
その結果よシスイッチ回路１７を制御する信号メモリ切
換制御信号１１１を供給する行選択回路１５へ入力する
制御信号１１２を発生する必要があシ、アドレス信号１
０７，１０８の特定と、第１のメモリアレイ１０とバッ
クアップ用の第２のメモリアレイ１１とのスイッチ回路
１７の出力信号１１０による切換えが面倒であるという
欠点があった。
本発明の目的は、上記欠点を除去し、メモリ装置の記憶
部の故障を検出し、故障した記憶部とノくツクアップ用
の記憶部とを自動的に切換え、全体の機能の遂行を中断
することなく行なうことのできるメモリ装置を提供する
ことにある。
部の故障を検出し、故障した記憶部とノくツクアップ用
の記憶部とを自動的に切換え、全体の機能の遂行を中断
することなく行なうことのできるメモリ装置を提供する
ことにある。
本発明のメモリ装置は、データを記憶する第１のメモリ
アレイと、該第１のメモリアレイの一部が故障した際に
該故障部分をバ・ソファ・ノブするための第２．のメモ
リアレイと、制御信号によシ前記第１あるいは第２のメ
モリアレイに書込みを行うかあるいは読出しを行う制御
回路と、前記入力データと出力データと制御信号とを入
力し前記入力データと出力データとを比較し一致しない
ときに不一致信号を出力する一致検出回路と、行アドレ
ス信号を入力して行方向メモリセル選択信号を出力する
第１の行選択回路と、前記行アドレス信号と前記不一致
信号とを入力しメモリ切換制御信号を出力する第２の行
選択回路と、列アドレス信号−１−１＋ｌ ｌ油卯佃１
誦１日玖ｆ々１１丈向メモリ選択信号な供給する列選択
回路と、前記行方向メモリ選択信号とメモリ切換制御信
号とを入力して前記第１のメモリアレイの故障部分と前
記第２のメモリアレイとの間の切換えを選択するメモリ
切換選択信号を前記第１及び第２のメモリアレイに供給
するスイッチ回路とを含んで構成される。
アレイと、該第１のメモリアレイの一部が故障した際に
該故障部分をバ・ソファ・ノブするための第２．のメモ
リアレイと、制御信号によシ前記第１あるいは第２のメ
モリアレイに書込みを行うかあるいは読出しを行う制御
回路と、前記入力データと出力データと制御信号とを入
力し前記入力データと出力データとを比較し一致しない
ときに不一致信号を出力する一致検出回路と、行アドレ
ス信号を入力して行方向メモリセル選択信号を出力する
第１の行選択回路と、前記行アドレス信号と前記不一致
信号とを入力しメモリ切換制御信号を出力する第２の行
選択回路と、列アドレス信号−１−１＋ｌ ｌ油卯佃１
誦１日玖ｆ々１１丈向メモリ選択信号な供給する列選択
回路と、前記行方向メモリ選択信号とメモリ切換制御信
号とを入力して前記第１のメモリアレイの故障部分と前
記第２のメモリアレイとの間の切換えを選択するメモリ
切換選択信号を前記第１及び第２のメモリアレイに供給
するスイッチ回路とを含んで構成される。
次に本発明の実施例について図面を用いて説明する。
この第１のメモリアレイ１０の一部が故障した際にその
故障部分をバックアップするための第２のメモリアレイ
１１と、制御信号１０３によシ入力データ１０１を入力
しメモリセル書込み情報１０６を出力してメモリアレイ
に書込みを行うか、あるいはメモリアレイからメモリセ
ル読出し情報１０５を出力せしめて出力データ１０２を
出力する制御回路１３と、入力データ１０１と出力デー
タ１０２と制御信号１０３とを入力し、入力データ１０
１と出力データ１０２とを比較し一致しないときに不一
致信号１１４を出力する一致検出回路１８と、行アドレ
ス信号１０７（Ａ、−Ａｍ）を入力して行方向メモリセ
ル選択信号１０９を出力する第１の行選択回路１４と、
行アドレス信号１０７と不一致信号１１４とを入力しメ
モリ切換制御信号１１１’を出力する第２の行選択回路
１５′と、列アドレス信号１０８ （Ａｒｎ＋ｌ 〜Ａ
ｎ ）を入力し制御回路１３に列内メモリ選択信号１１
３を供給する列選択回路１６と、行方向メモリ選択信号
１０９とメモリ切換制御信号１１１′とを入力して第１
のメモリアレイ１０の故障部分と第２のメモリアレイ１
１との間の切換えを選択するメモリ切換選択信号１１０
を第１及び第２のメモリアレイに供給するスイッチ回路
１７′とを含んで構成される。
故障部分をバックアップするための第２のメモリアレイ
１１と、制御信号１０３によシ入力データ１０１を入力
しメモリセル書込み情報１０６を出力してメモリアレイ
に書込みを行うか、あるいはメモリアレイからメモリセ
ル読出し情報１０５を出力せしめて出力データ１０２を
出力する制御回路１３と、入力データ１０１と出力デー
タ１０２と制御信号１０３とを入力し、入力データ１０
１と出力データ１０２とを比較し一致しないときに不一
致信号１１４を出力する一致検出回路１８と、行アドレ
ス信号１０７（Ａ、−Ａｍ）を入力して行方向メモリセ
ル選択信号１０９を出力する第１の行選択回路１４と、
行アドレス信号１０７と不一致信号１１４とを入力しメ
モリ切換制御信号１１１’を出力する第２の行選択回路
１５′と、列アドレス信号１０８ （Ａｒｎ＋ｌ 〜Ａ
ｎ ）を入力し制御回路１３に列内メモリ選択信号１１
３を供給する列選択回路１６と、行方向メモリ選択信号
１０９とメモリ切換制御信号１１１′とを入力して第１
のメモリアレイ１０の故障部分と第２のメモリアレイ１
１との間の切換えを選択するメモリ切換選択信号１１０
を第１及び第２のメモリアレイに供給するスイッチ回路
１７′とを含んで構成される。
次に、第１のメモリアレイ１０内に故障が発生したかど
うかの検出及び故障が発生した場合、第２のメモリアレ
イ１１への切換えによるバックアップの手順及び動作に
ついて説明する。
うかの検出及び故障が発生した場合、第２のメモリアレ
イ１１への切換えによるバックアップの手順及び動作に
ついて説明する。
（１）第１のメモリアレイ１０内のメモリセルの故障を
発見するために、最初のアドレス信号１．０７ 。
発見するために、最初のアドレス信号１．０７ 。
１０８のメモリセルに任意の入力データ１０１を書込む
。その時、入力データ１０１はその捷ま制御回路１３に
加えたままにしておく。
。その時、入力データ１０１はその捷ま制御回路１３に
加えたままにしておく。
（２）次に、同じアト−レスのメモリセルのデータを読
出す。
出す。
（３）その時の出力データ１０２及び入力データ１０１
を一致検出回路１８に入力し、入力データ１０１と出力
データ１０２とが一致するがどうが検査する。ここで、
注意すべきことは、同一アドレス信号に対して、−回だ
けのデータの一付込み、読出しだけでは、メモリセルの
固定的な故障のため、偶然入出力データ１０１，１０２
が一致する可能性があるので、一致検出回路１８は同じ
アドレス信号で入力データ１０１のみを変化させて上述
と同様の一致、不一致の検査をした後に、もし２回のう
ちどちらか一方の検査で不一致が認められた場合にのみ
不一致信号１１４が出力されるような構成を有している
。不一致信号１１４が出力された時には、第２の行選択
回路１５’内に含まれた半永久的なメモリセル、いわゆ
る電気的に書込み可能なＦＲＯＭにその時の行アドレス
信号１０７を記憶させ、メモリ切換制御信号１１１′を
スイッチ回路１７′に入力し、第１のメモリアレイ１０
内の故障セル部分を第２のメモリアレイ１１に切換える
行方向メモリセル選択信号１１０を出方する。
を一致検出回路１８に入力し、入力データ１０１と出力
データ１０２とが一致するがどうが検査する。ここで、
注意すべきことは、同一アドレス信号に対して、−回だ
けのデータの一付込み、読出しだけでは、メモリセルの
固定的な故障のため、偶然入出力データ１０１，１０２
が一致する可能性があるので、一致検出回路１８は同じ
アドレス信号で入力データ１０１のみを変化させて上述
と同様の一致、不一致の検査をした後に、もし２回のう
ちどちらか一方の検査で不一致が認められた場合にのみ
不一致信号１１４が出力されるような構成を有している
。不一致信号１１４が出力された時には、第２の行選択
回路１５’内に含まれた半永久的なメモリセル、いわゆ
る電気的に書込み可能なＦＲＯＭにその時の行アドレス
信号１０７を記憶させ、メモリ切換制御信号１１１′を
スイッチ回路１７′に入力し、第１のメモリアレイ１０
内の故障セル部分を第２のメモリアレイ１１に切換える
行方向メモリセル選択信号１１０を出方する。
（４）入力データ１０１と出力データ１０２との不一致
が認められない時には、次のアドレス信号１．０７，１
０８を与えて、次のメモリセルを上記（１）〜（３）と
同様な方法で検査する。
が認められない時には、次のアドレス信号１．０７，１
０８を与えて、次のメモリセルを上記（１）〜（３）と
同様な方法で検査する。
このようにして第１のメモリアレイ１０内の最後のメモ
リセル捷で検査し、一致検出回路１８がら不一致信号１
１４が出力されない時には第２の行選択回路１５’の出
力１１１′は、第１のメモリアレイ１０内の故障セル部
分をバックアップ用の第２のメモリアレイ１１に切換え
ることはない。
リセル捷で検査し、一致検出回路１８がら不一致信号１
１４が出力されない時には第２の行選択回路１５’の出
力１１１′は、第１のメモリアレイ１０内の故障セル部
分をバックアップ用の第２のメモリアレイ１１に切換え
ることはない。
上述したように、本実施例のメモリ装置は、入力データ
１０１と出力データ１０２とを比較することによシ自動
的に故障セルを発見し、もし故障セルが発見された時に
は、故障セル部分を自動的にバックアップ用の第２のメ
モリアレイ１１に切換えることが可能となる。そして、
その時の行アドレス信号１０７は第２の行選択回路１５
’内のメモリセルに記憶されておシ、以後第２のメモリ
アレイ１１が第１のメモリアレイ１０内の不良セルに代
ってデータの入出力を行う。
１０１と出力データ１０２とを比較することによシ自動
的に故障セルを発見し、もし故障セルが発見された時に
は、故障セル部分を自動的にバックアップ用の第２のメ
モリアレイ１１に切換えることが可能となる。そして、
その時の行アドレス信号１０７は第２の行選択回路１５
’内のメモリセルに記憶されておシ、以後第２のメモリ
アレイ１１が第１のメモリアレイ１０内の不良セルに代
ってデータの入出力を行う。
第３図は第２図に示す実施例の一部詳細回路図である。
第３図において、Ｒ１Ｗ線１０６′はメモリセル読出し
情報１０５とメモリセルへ書込み情報１０６の両方を伝
送する線である。１（ｌａは第１のメモリアレイ１０内
のメモリセルを１５ａ′は第２のメモリアレイ１１を選
択する際の行アドレス信号１０７を記憶しておくだめの
メモリセルである。１５ｂ′は選択回路であって、メモ
リセル１５ａ′の出力を入力し、スイッチ回路１７′の
スイッチ１７３′を制御するメモリ切換制御信号１１１
′を出力する。スイしチ回路１７′はこのメモリ切換制
御信号１１１′を入力し、行選択回路１４から出力され
る行方向メモリセル選択信号１０９を第１のメモリアレ
イ１０に供給するか、第２のメモリアレイ１１に供給す
るかの接続の切換えを行う。
情報１０５とメモリセルへ書込み情報１０６の両方を伝
送する線である。１（ｌａは第１のメモリアレイ１０内
のメモリセルを１５ａ′は第２のメモリアレイ１１を選
択する際の行アドレス信号１０７を記憶しておくだめの
メモリセルである。１５ｂ′は選択回路であって、メモ
リセル１５ａ′の出力を入力し、スイッチ回路１７′の
スイッチ１７３′を制御するメモリ切換制御信号１１１
′を出力する。スイしチ回路１７′はこのメモリ切換制
御信号１１１′を入力し、行選択回路１４から出力され
る行方向メモリセル選択信号１０９を第１のメモリアレ
イ１０に供給するか、第２のメモリアレイ１１に供給す
るかの接続の切換えを行う。
一致検出回路１８は、一致回路１８ａ、レジスタ］８ｂ
、論理和回路１８Ｃから成る。一致回路１８ａは入力デ
ータ１０１．出力データ１０２を入力し、両信号を比較
して、不一致の時に不一致信号１１４ａを出力する。レ
ジスタ１８ｂはこの不一致信号１１４ａを制御信号１０
３によシセットしてから信号１１４ｂを出力する。論理
和回路１８． Ｃは信号１１４ａと１１４ｂとの論理和
をとって不一致信号１１４を第２の行選択回路１５′の
メモリセル１５ａ′へ入力する。
、論理和回路１８Ｃから成る。一致回路１８ａは入力デ
ータ１０１．出力データ１０２を入力し、両信号を比較
して、不一致の時に不一致信号１１４ａを出力する。レ
ジスタ１８ｂはこの不一致信号１１４ａを制御信号１０
３によシセットしてから信号１１４ｂを出力する。論理
和回路１８． Ｃは信号１１４ａと１１４ｂとの論理和
をとって不一致信号１１４を第２の行選択回路１５′の
メモリセル１５ａ′へ入力する。
次に、本実施例の動作について説明する。
第４図は第２図及び第３図に示す実施例の動作波形図で
ある。
ある。
動作サイクルＴｃ内で第１のメモリアレイ１０内に故障
セルを発見したとして説明する。
セルを発見したとして説明する。
時間Ｔ１で行アドレス信号１０７２列アドレス信号１０
８を変化させ、時間Ｔ２で入力データ１０１をメモリセ
ルｉｏａに書込む。時間Ｔ３でデータを読出すと、入力
データ１０１と出力データ１０２が一致しているため不
一致信号１１４ａは検出されない。次に時間Ｔ４で入力
データ１０１を反転させて、時間Ｔ、でメモリセル１０
ａに書込み、時間Ｔ６でデータを読出すと、今度は入力
データ１０１と出力データ１０２とが一致していないた
め、不一致信号１１４ａを出力する。従って、論理和回
路１８Ｃの出力１１４が１ピとなると行アドレス信号１
０７をメモリセル１５ａ′に記憶すると同時に、選択回
路１５ｂ′から出力されるメモリ切換制御信号】１１′
によって選択信号１０’９は第２のメモリアレイ１１内
のメモリセルｌｌａを選択する選択信号１１０ａを出力
して、メモリセルの切換え動作は完了する。
８を変化させ、時間Ｔ２で入力データ１０１をメモリセ
ルｉｏａに書込む。時間Ｔ３でデータを読出すと、入力
データ１０１と出力データ１０２が一致しているため不
一致信号１１４ａは検出されない。次に時間Ｔ４で入力
データ１０１を反転させて、時間Ｔ、でメモリセル１０
ａに書込み、時間Ｔ６でデータを読出すと、今度は入力
データ１０１と出力データ１０２とが一致していないた
め、不一致信号１１４ａを出力する。従って、論理和回
路１８Ｃの出力１１４が１ピとなると行アドレス信号１
０７をメモリセル１５ａ′に記憶すると同時に、選択回
路１５ｂ′から出力されるメモリ切換制御信号】１１′
によって選択信号１０’９は第２のメモリアレイ１１内
のメモリセルｌｌａを選択する選択信号１１０ａを出力
して、メモリセルの切換え動作は完了する。
本発明は、以上説明したように、メモリアレイの入出力
データを比較しその出力信号で他のメモリアレイに切換
えるような構成をとることによシ、簡単にメモリアレイ
の不良部分をバックアンプすることができるメモリ装置
を得ることができる。
データを比較しその出力信号で他のメモリアレイに切換
えるような構成をとることによシ、簡単にメモリアレイ
の不良部分をバックアンプすることができるメモリ装置
を得ることができる。
第１図は従来の冗長方式のメモリ装置の一例のブロック
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示す実施例の一部詳細回路図、第４図は第２図
及び第３図に示す実施例の動作タイミング図である。 １０・・・・・・第１のメモリアレイ、１０ａ・・印・
メモＩ７ セル、１１・・・・・・第２のメモリアレイ
、ｌｌａ・・・・・・メモリセル、１３・・・・・・制
御回路、１４・・・・・・第１の行選択回路、１５．１
５’ ・・・・・・第２の行選択回路、１５ａ′・・・
・・・メモリセル、１５ｂ′・・・・・・選択回路、１
６・・・・・・一致回路、１８ｂ・・・・・・レジスタ
、１８Ｃ・・・・・・論理和回路、１０１・・・・・・
入力データ、１０２・・・・・・出力データ、１０３・
・・・・・制御信号、１０５・・・・・・メモリセル読
出し情報、１ｏ６・・・・・・メモリセル割込み情報、
１０６’・・・・・・Ｒ，／Ｗ線、１０７・・・・・・
行アドレス信号、１０８・・・・・・列アドレス信号、
１０９・・・・・・行方向メモリ選択信号、１１０・・
・・・・行方向メモリ切換選択信号、１ｉｒａ・・・・
・・第２のメモリアレイ内セル選択信号、］、 ］、’
１ 、１１１’ ・・・・・・メモリ切換制御信号、
１１２・・・・・・制御信号、１１３・・・・・・列方
向メモリ選択信号、１１４・・・・・・不一致信号、１
１４ａ・・・・・・不一致信号。 ゛＼エー二′
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示す実施例の一部詳細回路図、第４図は第２図
及び第３図に示す実施例の動作タイミング図である。 １０・・・・・・第１のメモリアレイ、１０ａ・・印・
メモＩ７ セル、１１・・・・・・第２のメモリアレイ
、ｌｌａ・・・・・・メモリセル、１３・・・・・・制
御回路、１４・・・・・・第１の行選択回路、１５．１
５’ ・・・・・・第２の行選択回路、１５ａ′・・・
・・・メモリセル、１５ｂ′・・・・・・選択回路、１
６・・・・・・一致回路、１８ｂ・・・・・・レジスタ
、１８Ｃ・・・・・・論理和回路、１０１・・・・・・
入力データ、１０２・・・・・・出力データ、１０３・
・・・・・制御信号、１０５・・・・・・メモリセル読
出し情報、１ｏ６・・・・・・メモリセル割込み情報、
１０６’・・・・・・Ｒ，／Ｗ線、１０７・・・・・・
行アドレス信号、１０８・・・・・・列アドレス信号、
１０９・・・・・・行方向メモリ選択信号、１１０・・
・・・・行方向メモリ切換選択信号、１ｉｒａ・・・・
・・第２のメモリアレイ内セル選択信号、］、 ］、’
１ 、１１１’ ・・・・・・メモリ切換制御信号、
１１２・・・・・・制御信号、１１３・・・・・・列方
向メモリ選択信号、１１４・・・・・・不一致信号、１
１４ａ・・・・・・不一致信号。 ゛＼エー二′
Claims (1)
- データを記憶する第１のメモリアレイと、該第１のメモ
リアレイの一部が故障した際に該故障部分をバックアッ
プするための第２のメモリアレイと、制御信号によシ前
記第１あるいは第２のメモリアレイに書込みを行うかあ
るいは読出しを行う制御回路と、前記入力データと出力
データと制御信号とを入力し前記入力データと出力デー
タとを比較し一致しないときに不一致信号を出力する一
致検出回路と、行アドレス信号を入力して行方向メモリ
セル選択信号を出力する第１の行選択回路と、前記行ア
ドレス信号と前記不一致信号とを入力しメ％ ＋）切換
制御信号を出力する第２の行選択回路と、列アドレス信
号を入力し前記制御回路に前記行方向メモリ選択信号と
メモリ切換制御信号とを入力して前記第１のメモリアレ
イの故障部分と前記第２のメモリアレイとの間の切換え
を選択するメモリ切換選択信号を前記第１及び第２のメ
モリアレイに供給するスイッチ回路とを含むことを特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202134A JPS6095660A (ja) | 1983-10-28 | 1983-10-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202134A JPS6095660A (ja) | 1983-10-28 | 1983-10-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095660A true JPS6095660A (ja) | 1985-05-29 |
Family
ID=16452520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202134A Pending JPS6095660A (ja) | 1983-10-28 | 1983-10-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095660A (ja) |
-
1983
- 1983-10-28 JP JP58202134A patent/JPS6095660A/ja active Pending
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