JPS6093560A - 多モ−ドテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明は多モードテスト回路に関し、たとえば１チツ
プマイクロプロセツサをテストするために、１つの入力
端子に入力されたテスト信号に基づいて多数のテストモ
ード信号を出力するような多モードテスト回路に関する
。

先行技術の説明 従来より１チツプマイクロプロセツサをテストするため
にテスト装置が用いられる。このテスト装ばにはテスト
端子＄２１１設けられていて、２ビツトのテスト信号に
より４つのデストモードに設定することは可能である。

テストモードとしてはたとえばＦＲＯＭダンプＪ、「外
部インストラクション」、「ノーマル」などがある。し
かし、従来のテスト回路ではテスト端子が２１１１Ｌか
ないため、テストモードも４モードしか設定できないと
いう欠点があった。

そこで、テスト装置内にたとえばアナログーディジタル
変換回路を内蔵し、１つのテスト端子から各テストモー
ドに応じてそのアナログレベルの異なるテストモード信
号を入力し、入力されたアナログ信号をレベル弁別し、
その結果をディジタル変換することにより所望のテスト
モードを得る方法が考えられていた。しかし、このよう
な方法では、テスト信号としてのアナログ電圧をファン
クショナルテストシステムから送出する必要があり、し
かもアナログ−ディジタル変換として分解能の優れたも
のが要求され、ｔＩＩ度面あるいはファンクショナルテ
ストシステムとしてアナログ電圧発生器などが必要とす
るという問題点があった。

発明の目的 それゆえに、この発明の主たる目的は、比較的簡単な構
成であってしがも１つの入力端子に入力されたテスト信
号に応じて多数のテストモード信号を出力し得る多モー
ドテスト回路を提供することである。

発明の構成 この発明を要約すれば、１つの入力端子に入力されるテ
スト信号はテスト状態であることを特定するために所定
の時間だけ第１の論理レベルになるようにし、その時間
経過後に第１および第２の論理の繰返しパルスによる論
理データを出力するようにする。そして、テスト信号が
第１の論理レベルになったことに応じてクロックパルス
を計数し、その計数値がテスト状態を表ゎ１所定の時間
に対応する数のクロックパルスを計数したことに応じて
、論理データとしてのパルスを計数し、その計数値をデ
コードしてテストモード信号を出力するようにした多モ
ードテスト回路である。

この発明の上述の目的およびその他の目的と特徴は以下
に図面を参照して行なう詳細な説明から一廂明らかとな
ろう。

実施例の説明 第１図はこの発明の一実施例の電気回路図である。まず
、第１図を参照して構成について説明する。入力端子１
にはクロックパルスが与えられ、このクロックパルスは
第１の計数手段としてのカウンタ２に入力される。カウ
ンタ２はテスト信号が所定の時間第１の論理レベル（ハ
イレベル）になっている期間だけクロックパルスを計数
するものである。カウンタ２が前記所定の時間だけクロ
ックパルスを計数したとき、【−の１１数出力信号が７
リツプフロツプ３のセット入力端に与えられる。

このフリップ７０ツブ３はテスト信号が所定の時間だ番
ブ第１の論理レベルになってテスト状態になったことを
記憶するためのものである。フリップ７０ツブ３のＱ出
力はＡＮＤゲート４の一方入力端に与えられ、他方入力
端には入力端子５に入力されたテスト信号が与えられる
。したがって、ＡＮＤゲート４はテスト信号がテスト状
態を表わすために所定の時間だけハイレベルになった後
、いずれのテストモードであるかを表わす繰返しパルス
の論理データを出力することになる。ＡＮＤゲート４の
出力はｍ２の計数手段としてのカウンタ６に入力される
。カウンタ６は論理データとしての繰返しパルスを引数
するものであって、たとえば３ピツトで構成され、その
引数出力をデコーダ７に与える。デコーダ７はカウンタ
６の計数値をデコードして、たとえば７つのテストモー
ド信号Ｔ１ないし７ｎを出力端子８ないし１１に出力す
る。

なお、入力端子１２にはりセラ１〜１Ｂ号が人力され、
このリセット信号はＯＲゲート１３を介してカウンタ２
および６に与えられる。また、入力端子５に入力された
デスト信号はインバータ１４によって反転されてＡＮＤ
ゲート１５の一方入力端に与えられる。このＡＮＤゲー
１へ１５の他方入力端にはカウンタ２のｔｎ出力が与え
られる。したがって、ＡＮＤゲート１５はテスト信号が
ローレベルになりかつカウンタ２の計数値が１０になっ
たとき、ＯＲゲート１３の他方入力端を介してカウンタ
２および６ならびにフリソゲ７０ツブ３をリセットする
。

第２図は１１１１図の動作を説明ジるためのタイミング
図である。

次に、第２図を参照して１１図に示す多モードテスト回
路の動作について説明する。入力端子１２にリセット信
号が入力されると、カウンタ２とカウンタ６と７リツプ
フロツプ３が初期リセットされる。そして、入力端子５
のテスト信号が所定の時間だけハイレベルになると、カ
ウンタ２はクロックパルスの計数を開始する。カウンタ
２の計数値がｔ■になると、その計数出力信号によりフ
リップ７０ツブ３がセットされる。フリップ７０ツブ３
がセットされると、そのＱ出力によりＡＮＤゲート４が
開かれ、ＡＮＤゲート４は論理データとしての繰返しパ
ルスを出力する。この繰返しパルスはカウンタ６によつ
て計数され、カウンタ６の計数出力Ｄｉ＋ないしＤｉｅ
をデコーダ７に与える。デコーダ７はその計数出力Ｄｉ
＋ないしＤｉｅをデコードしてテストモード信号Ｔ１な
いし１”ｎのいずれかを出力する。

すなわち、テスト信号として所定の時間だけハイレベル
となった後たとえば３個の繰返しパルスが出力されれば
テストモード信＠Ｔ３が出力されることになる。したが
って、テストモードＴ３を設定するときには、テスト信
号として３ａｌｌの繰返しパルスを出力した後、テスト
信号をハイレベルに保持しておけばテストモード信＠Ｔ
３を連続して出力することが可能となる。

なお、上述の実施例では、第２の計数手段としてのカウ
ンタ６を３ビツトで徊成して、デコーダ７から７つのテ
ストモード信号を出力するようにしたが、これに限るこ
となくカウンタ６のビット数を多くし、デコーダ７の出
力も増やせばさらに多くのテストモード信号を出力する
ことも可能となる。

発明の効果 以上のように、この発明によれば、テスト信号が所定の
時間だけ第１の論理レベルになればテスト状態であるこ
とを表わし、所定の時間経過後に第１ｔ３よび第２の論
理の繰返しパルスによっていずれのテストモードである
かを表わす論理データを出力するようにし、テスト信号
が第１の論理レベルになったことに応じてクロックパル
スを計数し、その計数値が所定の時間に対応していれば
、ａｌｌ！データとしてのパルスを計数し、その計数出
力をデコードしてテストモード信号を出力するようにし
たので、第１および第２の計数手段ならびにデコーダを
設けるだけで比較的簡単に１つの入力端子に入力された
テスト信号に基づいて多数のテストモード信号を出力す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図は第１図の動作を説明するためのタイミング図である
。 図において、１はクロックパルス入力端子、２はカウン
タ、３はフリップ７０ツブ、４．１５はＡＮＤゲート、
５はテスト信号入力端子、６はカウンタ、７はデコーダ
、８ないし１１はテストモード信号出力端子、１２はリ
セット信号入力端子、１３はＯＲゲートを示す。 （ほか２名）

Claims (1)

1. 【特許請求の範囲】 入力端子に入力されたテスト信りが所定の時間だけ第１
   の論理レベルになればテスト状態にし、前記所定の時間
   経過後に前記入力されたテスト信号が第１および第２の
   論理の繰返しパルスによる論理データになれば、その論
   理データに応じたテストモードに設定する多モードテス
   ト回路であって、 前記テスト信号が第１の論理レベルになったことに応じ
   てりａツクパルスを計数する第１の計数手段、 前記第１の計数手段が前記所定の時間に対応する数のク
   ロックパルスを計数したことに応じて、前記論理データ
   としてのパルスを計数する１２の計数手段、および 前記第２の計数手段出力をデコードしてテストモード信
   号を出力するデコーダを備えた、多モードテスト回路。