JPS609298B2 - 多重処理システム - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明はデータ処理システム、特に多重処理システムに
関するものである。

本発明の背景 小型のプロセッサ乃至はマイクロプロセッサを複数台使
用する多重処理システムは、分散処理を実行するための
有力な手段になってきている。

これらの分散プロセッサは、動作プログラム、診断プロ
グラム、固定データ及び中間結果などを含む数百万のワ
ードを記憶し得る高速の大容量記憶装置を必要とする。
単一のプロセッサと大容量記憶装置との間にキャッシュ
・メモリを設けて、みかけ上のアクセス時間を低減させ
ることは知られているが、分散された複数の処理要素が
１つの大客量記憶装置を共有ている場合の有効な解決策
は、これまではなかった。本発明の要約 本発明の目的は、分散された複数の処理要素（プロセッ
サ）及びこれらの処理要素によって共有される大容量記
憶装置から成るデータ処理システムにおいて、より高い
パフオーマンスが得られるアーキテクチヤを提供ること
にある。

本発明に従う多重処理システムにおいては、共有ディス
ク記憶装置に対する制御可能なキャッシュ・メモリ・イ
ンターフェースが設けられる。

このインターフェースは複数の記憶区域を有しており、
そのアクセスは、すべてのプロセッサによるディスク記
憶装置の共有を高速化するために、共通母線上で時分割
方式に従って共有ディスクとインターリーブされる。各
プロセッサと対応するキャッシュ・メモリ区域の間の通
信は、互いに及びキャッシュ・メモリ及び共有ディスク
間の通信とオーバーラップさせることができる。本発明
に従えば、ディスク上のアクセス開始領域を見つけるま
での待ち時間（ｌａにｎｃｙ）よる遅延を短縮し得る。
以下で説明する本発明の高密度メモリ・セット（ＨＤＭ
Ｓ）アーキテクチャは、可動ヘッドによってアクセスさ
れ得る大量のデータを含む階層構成の記憶媒体を実現さ
せ、これによりディスクのシーク・タイムに起因する遅
延をなくす。

ユーザは、この階層構成アーキテクチャをサポ−トする
指定よりキャッシュ・メモリ内部でデータ・セットを定
義することができ、従って複数のホスト・コンピュータ
、キャッシュ・メモリ及びディスクの間のデータ転送の
融通性が増す。実施例の説明 本発明に従うＨＤＭＳ２の概要は第１図及び第９図に示
されている。

複数の分散プロセッサ４，６及び８は、対応するホスト
・アダプタ１０，１２及び１４並びに共通母線１６を介
してキャッシュ・メモリー８に接続される。ホスト・ア
ダプター０，１２及び１４は、１秒当り１メガバィトの
速度でキャッシュ・メモリー８と通信する。ディスク・
アダプタ２０も共通母線１６に接続され、キャッシュ・
メモリ１８とディスク駆動装贋（ＤＤＵ）２４との間で
データを転送する。キャッシュ・メモリ１８への及びそ
こからのデータ転送は、制御パネル３４、割込みコント
ローラ３２、１／０デコーダ３６、マイクロプロセッサ
３０、直接メモリ・アクセス（ＤＭＡ）コントローラ２
８、ブートストラツプＰＲＯＭ３８及び診断ＰＲＯＭ４
０１こよって制御される。マイクロプロセッサ３０‘ま
、１６ビットのアダプタ及びパリティ生成／検査器を含
むインターフェース回路２３並びに線３１を介して、キ
ャッシュ・メモリー８のプログラム記憶域１９と通信す
る。０ キャッシュ・メモリー８は、高速アクセスが可
能であり、そのデータ端子は共通母線１６を介して種々
のアダプタに接続されている。

キャッシュ・メモリ１８は、各ホスト・アダプタ１０，
１２及び１４と一意的に関連する複数の記憶域に分けら
れる。ディスク・アダプタ２川ま、母線１６に接続され
た高速データ端子並びにディスク・コントローラ２１及
び線２２を介してＤＤＵ２４に接続された第２データ端
子を有するディスク・バッファ・メモリを含んでいる。
ＤＭＡコントローラ２８は、マイクロプロセッサ３０の
制御のもとに母線割振りスキャナとして動作し、ホスト
・アダプタ１０，１２及び１４から各々の線２６ａ，２
６ｂ及び２６ｄを介してキャッシュ・メモリ転送要求を
受取る。

ＤＭＡコントローラ２８にあるワード・カウンタ４４及
びアドレス・カゥンタ４６（第７図参照）は、各アダプ
タからキャッシュ・メモリ１８の対応する記憶城へロー
ドされたバイト数を監視し、更に、母線１６の時分割ア
クセスによってディスク・アダプタ２０へ転送され得る
データ・ブロックがいつキャッシュ・メモリ１８の対応
する記憶城に蓄積されたかを表示する。ＤＭＡコントロ
ーラ２８は要求入力線２６ａ〜２６ｄをスキャンし、要
求があればワード・カゥンタ４４によって表示されるデ
ータ蓄積状態に基づいて、特定のアダプタに共通母線１
６への時分割アクセスを割振る。かくして、複数のプロ
セッサとキャッシュ・メモリ１８との間及びキャッシュ
・メモリ１８とディスク・アダプタ２０１こあるバッフ
ァとの間で時分割方式でデータが転送される。プロセッ
サ４，６又は８から指令を受取ったときにＨＤＭＳ２に
よって実行される機能には次のものがある。シーキング
：可動ヘッドを３５８個のシリンダのうちの１つに位置
付ける。

ＤＤＵ２４はあと２つのシリンダをもっているが、これ
らは内部使用のためのものである。データ・セット書込
み：プロセッサ４，６，８からデータを受取って、キャ
ッシュ・メモリ１８の指定された領域に書込む。データ
・セット読取り：キャッシュ・メモリ１８の指定された
領域からプロセッサ４，６，８へデータを転送する。

ディスク書込み：プロセッサ４，６，８からデータを受
取って、ＤＤＵ２４の指定された領域に書込む。

ディスク読取り：ＤＤＵ２４の指定された領域に記録さ
れているデータを検索して、プロセッサ４，６，８へ転
送る。

ステータス：プロセッサ４，６，８から送られてくる各
指令又は一組の指令及びステータス・リクエスト指令に
応答してそのステータスを送る。

メモリ割振り／制御：使用可能なキャッシュ・メモリー
８を指定された数の２５ふゞィト・フロックに分ける。

割振られたメモリ・スペースを指定された数のブロック
から成るデータ・セットに分けることも可能である。デ
ータ・セットーデイスク書込み：以前にキャッシュ・メ
モリ１８の指定された領域に書込まれたデータをＤＤＵ
２４に記録する。

ディスクーデータ・セット読取り：ＤＤＵ２４の指定さ
れた領域からデータを検索して、キャッシュ・メモリ１
８に書込む。

キャッシュ・メモリ１８又はＤＤＵ２４に書込まれるべ
きすべてのデータは、プロセッサから対応するホスト・
アダプタ中の適切なデータ・レジス夕へロードされる。

例えばプロセッサ４からのデータ・ワードは、１６ビッ
トのワード（２バイト）を１２８個含むブロックの形で
、直接メモリ・アクセスによりホスト・アダプタ１０の
データ・レジスタからキャッシュ・メモリ１８の所定の
記憶位置へ１ワードずつ転送される。この転送は、ＤＭ
Ａコントローラ２８のワード・カウンタが予めプログラ
ムされてた値に達するか又はインターフェースのタイム
アウトが生じるまで続けうれる。ＤＤＵ２４に記録され
るべきデータは、ＤＭＡコントローラ２８の制御のもと
に、キャッシュ・メモリー８からディスク・アダプタ２
０へ転送される。ＤＭＡコントローラ２８が母線１６の
制御をマイクロプロセッサ３０に戻すまで、１ワードず
つ１２８ワード（２５ふゞィト）のブロックが転送され
る。 −デイスク・アダプタ２０のデータ・
レジス夕へ。

ードされたデータは次いでディスク・コントローラ２１
へ送られる。その際、データ・ワードの各バイトについ
てパＩＪティが生成される。もしパリティ・エラーが生
じると、マスク不能な割込みがマイクロプロセッサ３０
‘こ知らされ、データ転送は中断される。ディスク・コ
ントローラ２１を介するデータ転送におけるデータ・ワ
ードは１８ビット（１６データ・ビット及び２パリティ
・ビット）である。ディスク・コントローラ２１からプ
ロセッサ４へのデータ転送は、上と逆の手順で実行され
る。

ディスク・コントローラ２１からディスク・アダプタ２
０へ送られるデーターワードは、各バイトにつき１つの
パリティ・ビットを付加されている。パリティ・エラー
が生じると、同じくマスク不能な割込みがマイクロプロ
セッサ３川こ知らされ、データ転送は中断される。ディ
スク・ァダプタ２０からのデータは、１２８ワードのブ
ロックを単位として１ワードずつキャッシュ・メモリ１
８へ送られる。次いで、キャッシュ・メモリ１８に書込
まれたデータは、ＤＭＡコントローラ２８の制御のもと
に、ホスト・アダプタ１０のデータ・レジスタへ送られ
る。ホスト・アダプタ１０のデータ・レジスタにロード
されたデータ・ワードは、適切なインターフェース手順
に従ってプロセッサ４へ送られる。ＨＤＭＳ２の主要な
構成要素は次の通りである。

マイクロプロセッサ３０：ＨＤＭＳ２の基本制御動作を
実行する。マイクロプロセッサ３０の初期プログラム・
ロード（ＩＰＬ）は、プログラム可能な論取り専用メモ
リ（ＰＲＯＭ）３８に記憶されているブートストラップ
・プログラムの制御のもとに、ＤＤＵ２４の外部アクセ
ス不能な特定のトラックから行なわれる。マイクロプロ
セッサ３川こよって実行される動作は、ＤＭＡコントロ
ーラ２８及び割込みコントローラ３２の初期設定及び制
御、プロセッサ４，６及び８からの指令の解説及び実行
、指令応答の生成、ディスク・コントローラ２１で実行
されるべき制御データ・ブロックの生成、並びに割込み
処理である。ホスト・アダプタ１０，１２及び１４：ホ
ストとして働くプロセッサ４，６及び８とＨＤＭＳ２と
の間のインターフェースとして働く。

ＨＤＭＳ２はホスト・アダプタを６台まで収容できる。
ホスト・プロセッサとＨＤＭＳ２との間のデータ転送の
速度は、１秒当り最大２５０Ｋワードから最小歌ワード
までである。ホスト・アダプタは、活動状態の外部機能
リクエスト信号がないときに、外部機能信号を受取ると
、強制外部機能の存在を検出する。

強制外部機能が生じると、活動状態にある出力データ・
リクエスト、入力データ・リクエスト又は外部割込みリ
クエストはリセットされ、かくしてデータ・ワード又は
割込みワードの転送が自動的に終了される。ホスト・ア
ダプタはこの他「ブートストラツプＰＲＯＭ３８を付勢
してマイクロプロセッサ３０のｍＬを行なわせるＩＰＬ
指令の存在も検出する。ホスト・ァダプタは、入力デー
タ・リクエスト又は出力データ・リクエストの処理がＨ
ＤＭＳ２によって開始されてから２００マイクロ秒以内
に、対応するホスト・プロセッサが入力確認パルス又は
出力確認パルスで応答なかったときには、データ入力動
作又はデータ出力動作を終了させる。割込みコントロー
ラ３２：ＨＤＭＳ２の内の他のモジュールからマイク。

フ。。セッサ３川こ向けられたすべての割込みを処理す
る。割込みコントローラ３２は、所定の優先順位に従っ
て割込みを８つまで処理し、更にプログラム制御のもと
に特定の割込みリクエストをマスクすることができる。
ＨＤＭＳ２内においては、次の場合にマイクロプロセッ
サ３０へ割込みがかけられる。【１’ デイスク・アダ
プタ２０のＤＭＡワード・カウント転送が完了。‘２’
ディスク・アダプタ２０の動作終了。

（３’ ホスト・アダプタのＤＭＡワード・カウント転
送が完了、データ・ワード又は指令ワードの転送時にお
けるインターフェースのタイムアウト、及び指令ブロッ
ク終了の転送完了（連鎖ビツト：０）。｛４ー ホスト
・プロセッサによる強制外部機能指令の発生。

‘５１キヤツシユ・メモリー８は、デイスク・アダブタ
２０又はディスク・コントローラ２１にけるパリテイ・
ヱフ一〇割込みコントローラ３２は、固定優先順位方式
でプログラムされており、ＤＭＡワード、カウント完了
割込みが最高の優先順位を有する。

以下に、ホスト・アダプ夕（６台まで）のＤＭＡワード
・カウント・タイムアウト割込み又は指令ロック転送完
了割込み、ディスク・アダプタ２０の動作終了割込み、
及びホスト・アダプタの強制外部機能指令割込みがこの
順に続く。１／０デコータ３６：１６ビットのアドレス
を解読して、マイクロプロセッサ３０の命令セットを有
効化し、メモリ参照のための外部装置、例えばホスト・
アダプタのステータス及び制御レジスタ、ＤＭＡコント
ロ−ラ２８のベース・レジス夕及びブロック・カウント
・レジスタ、割込みコントローラ３２のモード・レジス
タ及び指令レジスタ、ディスク・アダプタ２０のデータ
・レジスタなどを選択する。

１／０デコーダ３６は、１２８個の連続する１６ビット
・アドレスを解読できる。

キャッシュ・メモリ１８：１３１０００バイトまで記憶
できるランダム・アクセス・メモリである。

マイクロプロセッサ３０のプログラム及びデータは、キ
ャッシュ・メモリ１８の雛バイトの記憶城１９に記憶さ
れる。残りの記憶城は、｛ａ｝デイスク・コントローラ
２１とホスト・プロセッサのデータ・チャネルとの間の
速度整合用バッファ、又は‘ｂ’ホスト・プロセッサの
一時記憶バッファとして使用される。ＤＭＡコントロー
ラ２８：各種アダプタとキャッシュ・メモリ１８との間
のサイクル・スチ−ル・データ転送をインターリーブ方
式で制御する。

ＤＭＡコントローラ２ ８は、アドレスを６必まで指定
でき、マイクロプｏセッサ３０の制御のもとに、バース
ト・モード、要求モード及び単一ワード転送モードの何
れかで動作する。ＤＭＡコントローラ２８は、循環優先
順位モードでプログラムこれ得る。何れかのアダプタか
らのＤＭＡサービス・リクエストが一日受諾されると、
他のアダプタはこのサービスが完了するまで待っていな
ければならない。サービスが完了すると、ＤＭＡコント
ローラは、サービスが完了したアダプタの次のアダプタ
のところからＤＭＡサービス・リクエストのスキャンを
開始する。ＨＤＭＳ２内のすべてのＤＭＡ動作は、ＤＭ
Ａサービスの間マイクロプロセッサ３０の動作を中断さ
せる。ＤＭＡコントローラ２８としては、例えばインテ
ル社の８２５７プログラマブルＤＭＡコントローラが使
用できる。デイスク・アダプタ２０：マイクロプロセッ
サ３０、１／０デコーダ３６、キヤツシユ・メモリー８
、割込みコントローラ３２及びＤＭＡコントローラ２８
とデイスク・コントローラ２１との間のインターフェー
スとして働く。

ディスク・アダプタ２０は、ディスク・コントローラ２
１への及びそこからのＤＭＡデータ転送を実行するが、
また、ディスク・コントローラ２１にあるマイクロコン
トローラへのファイル制御ブロックの転送、並びにディ
スク・コントローラ２１からのステータス割込みリクエ
スト及び処理終了割込みリクエストの受取りのためのイ
ンターフェースとしても働く。デイスク・コントローラ
２１：アダプタ２０とＤＤＵ２４との間のインターフェ
ースとして働き、ＤＤＵを４台まで接続できる。

ディスク・コントローラ２１は、直列化／並列化回路、
タグ入出力バッファ、ＰＡＬを利用したマイクロコント
ローラ、データ及びファイル制御ブロックを記憶するた
めのランダム・アクセス・メモリ、並びに必要なタイミ
ング及び制御論理から成っており、データの直列化及び
並列化、ＣＲＣの生成及び検査、シーク制御、データの
時記憶及び転送などを実行する。

ディスク・コントローラ２１は、ｆｍＭＳ指令中のエラ
ー回復手順禁止ビットがユーザによってセットされない
限り、エラー回復処理を自動的に行なうようになってい
る。

ファイルに関連するエラーの種類及びエラー回復手順が
禁止されていない場合の再試行の回数を下記の表に示す
。再試行が所定回数行なわれてもエラーがまだ存在して
いると、エラー応答がユーザに房さ４れ、指令ブロック
処理と共にファイルへの指令の実行が終了される。ＣＲ
Ｃチェック、ＮＲＦチェック又はセクタ・パルス脱落チ
ェックが生じると、ディスクは再試行の前に完全に１回
転される。ファイル動作不能チェック又はデータ・アン
セイフ・チェック時の再試行は、チェック状態が解除さ
れるか又はェラ−応答がユーザに戻されるまでに最大２
秒を必要とする。ＣＲＣは、ディスクに記録されるべき
情報の各フィールド（識別子ＩＤ及びデータ・レコード
）についてディスク・コントローラ２１で生成される１
６ビット（２バイト）のエラー検出コードであり、関連
する情報フィールドと共にディスクに記録される。

このコードは、１６ビット以下のバースト・エラーを検
出できる。講取り動作においては、ディスク・コントロ
ーラ２１は、謙取られたデータからＣＲＣバイトを新た
に計算し、このデータと一緒に記録されていたＣＲＣバ
イトと比較する。

これらが不一致であればＣＲＣチェックが生じ、そのと
き議取り指令を出していたホスト・プロセッサに割込み
ワードによってＣＲＣチェックが知らされる。電源シス
テム４２：８ボルトの直流電圧及びモータ駆動用の交流
電力を供給し、更にＥＭＩ滋波及び電力シーケンシング
を行なう。

６０ＨＺ、２０８ボルト（交流）の３相Ｙ電源が使用さ
れ得る。

電源システム４２は、内部の直流電源の中断又は劣下に
よる悪影響を阻止するように設計される。ブートストラ
ップＰＲＯＭ３８及び診断ＰＲＯＭ４０：‘ａ）電源オ
ン時、ｔｂ｝ｌＰＬ外部機能がホスト・アダプタで検出
れたとき、又は（ｃ稀。

御パネル３４のリセット・ボタンが押されたときに付勢
される。制御パネル３４のスイッチによって選択される
診断ＰＲＯＭ４０は、ＨＤＭＳ２の総合機能テスト・プ
ログラム、及びホスト・プロセッサからＦＬ（障害局限
）テスト・コード・フロツクをロードされるべき機能要
素のより詳細なテスト・プログラムを含んでいる。エラ
ー情報は、制御パネル上のディジタル表示装置によって
ユーザに知らされる。ブートストラツプＰＲＯＭ３８は
、ユーザがアドレス指定できないディスクのシリンダか
らマイクロプロセッサ３０へのＩＰＬを実行するための
ブートストラップ・プログラムを含み、ＩＰＬが完了す
るとマイクロプロセッサ３０‘こ制御権を移す。

ブートストラツプＰＲＯＭ３８は、診断ＰＲＯＭ４０‘
こよるテストが完了した後に付勢される。制御パネル３
４：電源、診断、警告、経過時間、バトル・ショート及
び記憶保護に関する制御及び表示を行なう。

本発明に従うＨＤＭＳ２の階層構成メモリは、第２図に
示たように、３つのレベル則ち可動ヘッドによってアク
セスされる大容量のディスク記憶領域、シーク時間の遅
延なしに固定へッド‘こよってアクセスされる小容量の
ディスク記憶領域及び高速のキャッシュ・メモリ１８か
ら成っている。

量の多いデ−夕は、可動へッド‘こよってアクセスされ
る領域に記憶される。このようなデータには、大量のデ
ータ・フィールド、接続されているホスト・プロセッサ
のためのプログラム・オーバーレイ、診断プログラムな
どがある。最大６４．５メガバィトまでのデ−夕につい
て平均アクセス時間は、シーク時間を含めて３７ミリ秒
である。固定ヘッドを用いると、１３１０００バイトま
でのデータが平均１０ミリ秒の待ち時間遅延（ディスク
の半回転時間）でアクセスされ得る。固定へッド‘こよ
ってアクセスされる領域は、オーバーレィ・プログラム
及びテーフル・インデックスが記憶される。固定ヘッド
を組込んでおくと、可動へッド‘こよってアクセスされ
るデータを５８．６メガバィトまで減らすことができる
。ＨＤＭＳ２の重要な特徴は、１３１００ルゞィトまで
記憶できるキャッシュ・メモリ１８を使用することにあ
る。

キャッシュ・メモリ１８の基本的な機能は、高速のディ
スク・データ流と速度の遅い１／○チャネルを整合する
ために、ディスクと各ホスト・アダプタとの間で速度整
合用の循環バッファとして働くことである。キャッシュ
・メモリ１８は、ＨＤＭＳ２の各種コントローラの動作
のためにプログラムも記憶する（記憶域１９）。記憶城
１９を除いた部分は、各々２５８ゞィトのデータ１フロ
ックを記憶できる複数のデータ・セットに分けられる。
各データ・セットは特定のホスト・プロセッサに割当て
られる。データ・セットに対する書込みは、対応するホ
スト・プロセッサ又はＤＤＵ２４から行なわれる。ＨＤ
ＭＳ２には、磁気テープ装置、フロッピー・ディスク、
ディスプレイ装置などが接続されてもよい。キャッシュ
・メモリ１８の割振り及び制御（第３図）ＩＰＬが完了
すると、キャッシュ・メモリ１８のプログラム記憶域１
９は接続されているホスト・アダプター０，１２及び１
４へ等しく割振られる。

割振りスペースの大さを異ならせるときには割振り指令
（第６８図参照）が使用される。ＨＤＭＳ２がＩＰＬ時
に実行れるシステム要求割振り動作の代りにユーザ要求
割振り動作を実行する場合には、システムの要求によっ
て割振られてた全データ・スペースから要求されたスペ
ースが取られて、割振り指令を出したホスト・プロセッ
サに割当てられる。残りのデータ・スペースは、割振り
指令を出さなかったホスト・プロセッサに等しく割振ら
れる。割振られた記憶域は更にデータ・セット定義指令
（第６Ｂ図参照）によって複数のデータ・セットに区分
けされることがある。

各データ・セットを構成する２５＆ゞィト・フロックの
数は、割振られた記憶城を越えない範囲でユーザが指定
できる。第３図に示したうに、最初のデータ・セットＤ
ＳＯは、ディスクとホスト・アダプタとの間のデータ転
送の際に速度整合用のバッファとして使用される。他の
データ・セットＤＳＩ〜ＤＳｎは、各ホスト・プロセッ
サに割振られたデータ・スペースにおいてデータ・セッ
トＤＳＯの下側（アドレスの低い方）に位置する。デー
タ・セットＤＳＯは、ＤＤＵ２４の１つのレコードの長
さに対応るように、少なくとも１つの２５０ゞィト・フ
ロックから成っていなければならない。データ・セット
削除指令よって或るデータ・セットに対する削除標識が
たてられ、次いで圧縮指令が実行されると、削除された
データ・セットとデ−夕・セットＤＳＯとの間にあるす
べてのデータ・セットは、削除によって使用可能なった
スペースのところまで下方向に再配置され、そして使用
可能になったスペースは自動的にデータ・セットＤＳ川
こ連結される。データ・セット・クリア指令は、指定さ
れたデータ・セットを全ゼロにクリアする。システム割
振りリセット指令は、すべてのホスト・アダプタための
すべての定義されたデータ・セットを削除し、接続され
ているすべてのホストに対してユーザが使用できるメモ
リ・スペースを等しく割振る。番号が１から７までのデ
ータ・セットは、ユーザによって削除されるまでホスト
の一時記憶域として定義される。

データ・セットＤＳＯの大きさは、対応するホストに割
振られた全記憶城の大きさから現在定義されているすべ
てのデータ・セットの大きさを引いたものである。デー
タ・セットの／ぐフオーマンス キヤツシュ・メモリ１８の有用性を明らかにするため、
１つの循環バッファだけを用いてホスト・プロセッサ４
からＤＤＵ２４へのデータ転送を行なう場合と、１硯砂
の間にデータ・セット中にファイルを粗立ててこれをＤ
ＤＵ２４へ転送する場合との比較を下記に示す。

この比較は、３つのセンサの各々から０．２９秒毎に２
５６ゞィトのデータが集められ、６マイクロ秒で１６ビ
ットのワードを転送するＮＴＤＳ高速チャネルを介して
このデータをＨＤＭＳへ転送するものとしている。これ
から明らかなように、循環バッファを使用する方式は、
データ・セットを使用する本発明の方式に比べて、１／
０時間で１８．５倍、ディスク転送時間で２９．５倍に
なっている。周知ように、指令連鎖は複数の指令を連鎖
することによって１つの指令ブロックを構成する。

指令ブロック中のすべての指令は、もし可能であれば、
ホスト・プロセッサへ割込み応答が送られる前に実行さ
れる。割込み応答は、指令ブロック中のすべての指令の
完了ステータスを示すか、又は完全に実行されなかった
最初の指令についてのエラーを示す。指令ブロックは、
その最初の指令の処理が開始される前にキャッシュ・メ
モリ１８に０書込まれる。ホスト・アダプタ１０からの
情報ブロックに次に示す指令及びデータが含まれていた
とする。

１ 可動ヘッド・シーク（シリンダ１００）２ ディス
ク書込み夕３ 可動ヘッド・シーク（シリンダ３）４
ディスク書込み ５ 出力データ・ブロック１ ６ 出力データ・ブロック２ ７ 割込みワード−指令ブロック完了 ０ １から４までの４つの指令（最初の３つは連鎖され
ている）はマイクロプロセッサ３０のメモリ則ちプログ
ラム記憶城１９に書込まれる。

ＨＤＭＳ２はまずシリンダ１００のシークを開始する。
このシークが完了すると、出力データ・ブロック１５が
ホスト・プロセッサ４からホスト・アダプタ１０を介し
てデータ・セットＤＳＯに書込まれる。書込みが完了す
ると、データ・セットＤＳＯ‘こある出力データ・ブロ
ック１は適切な可動ヘッドの方へ謙出されて、シリンダ
１００‘こ記録される。０次いでＨＤＭＳ２はシリンダ
３のシークを開始し、上と同様の動作を繰返す。出力デ
ータ・ブロック２がシリンダ３に記録されてしまうと、
ＨＤＭＳ２はホスト・プロセッサ４に割込みワードを戻
す。マイクロプロセッサ３０は、可動ヘッド・シータク
指令の実行開始に続いて、他のプロセッサ６及び８がシ
ーク動作の間に実行可能な指令を有しているかどうかを
ボーリングによって調べる。ただし、ＤＤＵ２４の使用
を伴なう指令は、それが使用可能になるまで保留指令の
待ち行列に置かれ０る。マイクロプロセッサ３０は、シ
リンダー００への書込みを行なうディスク書込み指令を
実行した場合には、他のホスト・プロセッサのボーリン
グを行なわず、シリング３のシークを開始する。指令連
鎖には次のような利点がある。‘１） ホスト・プｏセ
ッサの割込みワードの処理時間が短縮される。

■ ホスト・プロセッサの１／０連鎖活動化シーケンス
が減る。

｛３｝ 固定シーケンス動作についてのスルーブツトが
高くなる。

【４）指令ブロックを出したホスト・プロセッサのため
に、ディスクの制御を維持できる。

【５ー 競合が生じない資源の間でのオーバーラップ動
作が可能。

最後のオーバーラップ動作については、例えばホスト・
プロセッサと対応する１つのデータ・セットとの間でデ
ータ転送が行なわれている間に、ＤＤＵ２４のシークを
実行することができる。

その一例を第４図に示す。第４図中の■，■及び■は、
次の３つの指令に各々対応している。１ 可動ヘッド・
シーク ２ データ・セット読取り（ＤＳ２） ３ データ・セットーデイスク書込み（ＤＳ３）マイク
ロプロセッサ３０は、ＤＤＵ２４のシーク動作の開始に
続いて次の指令に進み、データ・セットＤＳ２からホス
ト・プロセッサ６への読取りを実行する。

シーク動作が完了すると（データ・セットＤＳ２の議取
りは完了していなくてもよい）、データ・セットＤＳ３
からＤＤＵ２４への書込みが開始される。データ・セッ
トＤＳ２の読取りは、データ・セットＤＳ３の最初のブ
ロックの書込みが完了するまで一時中断されることがあ
る。インターリーブ動作 キヤツシユ・メモリ１８は、ホスト・プロセッサ４，６
，８及びＤＤＵ２４のインターＩＪ−ブ動作もサポート
する（第５図参照）。

キャッシュ・メモリ１８からホスト・アダプター２のデ
ータ・レジスタへ１データ・ワードを転送するには（第
５図のステップ１）２マイクロ秒必要である。これは１
／０チャネルで要求される転送時間よりもかなり短いの
で、ＤＭＡコントローラ２８は、他のホスト・アダプタ
及びＤＤＵ２４の保留状態になっている転送リクエスト
（ステップ２及び３）をボーリングによって調べる。か
くして、特定のホスト・プロセッサの１／０チャネル転
送期間中に他のホスト・プロセッサがサービスされ得る
。少なくとも２５６ゞイトのデータがホスト・プロセツ
サ４からデ−夕・セットＤＳＯに書込まれ（ステップ２
）、そのときＤＤＵ２４のヘッドが指定されたシリンダ
のとこりにあれば、ＤＤＵ２４への転送が開始される（
ステップ３）。ＤＤＵ２４への又はそこからのブロック
転送が行なわれている間は、ホスト・アダプタ１０，１
２，１４とキャッシュ・メモリ１８との間の転送は禁止
される。従って第５図の例ではステップ１及び２は、ス
テップ３が完了するまで停止される。ＤＤＵ２４へのブ
ロック転送におては、最初のワードは約２マイクロ秒必
要であるが、以後のワードは約１４マイクロ秒ですむ。
キャッシュ・メモリ１８のプログラム記憶域１９にはマ
イクロプロセッサ３０のプログラムが記憶されているが
、マイクロプロセッサ３川こよるキャッシュ・メモリー
８のアクセスは、上述のデータ転送が行なわれている間
は禁止される。

データ・セット、ＤＤＵ２４などの資源のビジー状態は
内部制御ワードによって示される。ＯＨＤＭＳ指令 ＨＤＭＳ２は、キャッシュ・メモリ１８の割振り及び制
御、シーク、ＤＤＵ２４の読取り及び書込み、デ−夕・
セットの論取り及び書込み、ステータス、並びに制御に
関する指令を使用する。

タＤＤＵ２４の議取り／書込み指令は、ホスト・アダプ
タ１０，１２，１４とＤＤＵ２４との間で循環バッファ
（データ・セットＤＳＯ）を介して直接データ転送を行
なわせる。データ・セットの読取り／書込み指令は、指
定されたデータ・セット０とホスト・アダプター０，１
２，１４又はＤＤＵ２４との間でデータ転送を行なわせ
る。第６Ａ図及び第６Ｂ図はこれらの指令のフオーマッ
トを示したものである。以下、ＨＤＭＳ２に２台のディ
スク駆動装置ＤＤＵＯ及びＤＤＵＩが接続されている夕
ものとして、これらの指令を説明する。シーク指令 可動ヘッド・シーク：この指令は、後続の読取り指令又
は書込み指令のために、有効なＤＤＵのヘッド及びシリ
ンダを指定する。

ＤＤＵフィー０ ルドはＤＤＵＯ又はＤＤＵＩを指定し
、連鎖ビットＣはもし１であれば指令連鎖を指走る。シ
ーク指令の連鎖ビットＣが１のときに、連鎖される次の
指令がシーク指令とは別のＤＤＵを指定していると、こ
の指令の処理は可能であるが、シーク指令と同じＤＤＵ
を指定てし、た場合には、指令の処理はシーク動作が完
了するまで開始されない。シーク指令の連鎖ビットＣが
０であれば、ＨＤＭＳ２はシーク動作の完了を待ってホ
スト・プロセッサに割込みワードを送る。シーク指令と
講取り指令又は書込み指令とを連鎖するのはユーザであ
る。９より大きいヘッド値及び３５７より大きいシリン
ダ値はＨＤＭＳ２によって拒否される。

指令フロツク中のシーク指令に無効パラメータが生じる
と、指令連鎖は終了され、ホスト・プロセッサにエラー
割込み応答が送られる。鮫正シーク：選択されたファイ
ルのサーボ機構を較正する。

アクセス時間が指定された時間よりも長ければ、サーボ
機構の鮫正が不能であることが示される。この指令は、
エラーが知らされた後のエラー回復手順の一部として使
用され得る。また、システム・ユーザによる指令の再試
行がうまくいかなかった場合にも使用され得る。鮫正シ
ーク指令の実行時間は公称１．９段であるが、１の砂ま
では許容される。この指令は電源オン時にも自動的に実
行される。鮫正動作が完了すると、可動ヘッド・アセン
プＩＪ‘まシリンダ０のところに位置付けられ、ヘッド
０が選択される。較正動作が完了たときにこの指令の連
鎖ビットＣが１であれば、ＨＤＭＳ２は指令ブロック中
の次の指令を処理するが、さもなければ完了割込みワー
ドを発生する。ホーム・シーク：選択されたＤＤＵの可
動ヘッド・アセンブリをシリンダ０及びヘッド０のとこ
ろに位置付ける。

この指令は、上の較正シーク指令と同じく、エラー回復
手順の一部として使用され得る。この指令の実行時間は
最大５０ミリ秒である。連鎖ビットＣが１であれば次の
指令が処理され、さもなければ完了割込みワードが発生
される。ディスクの読取り／書込み指令 制御パネル３４のファイル保護キーを保護（ＰＲＯＴＥ
ＣＴ）位置にセットすることよってプログラム式のデー
タ保護が有効化されていると、ディスクの読取り／書込
み指令は次のように処理される。

ＨＤＭＳ２は、読取り又は書込みが行なわれるべきすべ
てのレコードについてのロックとキーを比較する。最初
のレコードの後に不一致が生じると、指定されたレコー
ド・カウントは、キーが一致したレコードだけを含むよ
うに級分される。どのような一致も生じなければ、デー
タ転送は行なわれず、指令連鎖は終了され、且つエラー
割込みが発生される。ディスク議取り：この指令は、Ｄ
ＤＵの有効な開始レコード及びレコード・カウント（０
から２５５まで）を指定しなければならない。

ＤＤＵフィールドはＤＤＵＯ又はＤＤＵＩを指定し、連
鎖ビットＣは１であれば指令連鎖を指定し、そしてエラ
ー回復手順禁止ビットＩＥＲＰは１であればエラー回復
手順を禁止する。ＨＤＭＳ２は、物理アドレスを確認し
、選択されたＤＤＵのヘッドを開始レコードのところに
位置付け、然る後該レコードに含まれる２５６バイトの
データを謙取る。後続のレコードの議取りは、レコード
・カウントに１を加えた数の２５ふぐィトのレコードが
読取られるまで続けられる。この指令を出したままホス
ト・プロセッサへのデータ転送は、ＤＤＵからキャッシ
ュ・メモリ１８への読取りとオーバーラップしないよう
に、サイクル・スチール方式で実行される。ディスク読
取り動作が完了したときに連鎖ビットＣが１であれば、
ＨＤＭＳ２は指令ブロック中の次の指令を処理し、さも
なければホスト・プロセッサへ完了割込みワードを送る
。６３を越える開始レコード番号、２５５を越えるレコ
ード・カウント、アクセス・ェフー、又は議取りエラー
が生じると、エラー割込みワードが発生されて、指令ブ
ロック中の指令の処理が終了される。

ディスク書込み：第１ワードのビット７以外はディスク
読取り指令と同じである。

ＨＤＭＳ２は、ホスト・フ。。セッサからの出力データ
転送を開始た後、選択されたＤＤＵのヘッドが開始レコ
ードのところに位置付けられ且つ少なくとも２５６ゞイ
トのデータがホスト・プロセッサから受取られるまで待
機する。少なくとも２５６バイトのデータが受取られる
と、ＨＤＭＳ２は物理アドレスを確認し、次いでこのデ
ータをＤＤＵに書込む。このプロセスは、レコード・カ
ウントに１を加えた数の２５ふゞィトのレコードが書込
まれてしまうまで続けられる。ホスト・プロセッサから
のデータ・ブロック数がレコード・力ウントに１を加え
た値りも小さければ、ＨＤＭＳ２は不足分のレコードを
全ゼロにして書込む。これはパツディングと呼ばれるも
のである。確認ビットＶが１であれば、ＨＤＭＳ２はデ
ータ・ブロック全体の書込みが終った後、ディスク書込
み指令の処理を終了させる前に該データ・ブロックの読
取りを実行する。この読取りでは、キャッシュ・メモリ
１８及びホスト・プロセッサの何れにもデータは転送さ
れず、周期冗長検査が行なわれるだけである。書込み後
の読取りは、データ・ブロック全体が読取られてしまう
か、又はエラーが検出されると終了する。Ｖビットが１
であるときの確認処理は、ＩＥＲＰビットの状態とは無
関係にヱラー回復手順を禁止した状態で実行される。デ
ィスク書込み動作が完了したときに連鎖ビットＣが１で
あれば、ＨＤＭＳ２は指令ブロックにある次の指令の処
理を開始し、さもなければ完了割込みワードを発生する
。

６３を越える開始レコード番号、２５５を越えるレコー
ド・カウント、アクセス・ェフー、読取り専用の駆動装
置での書込みの指定、又は読取りエラーが生じると、エ
ラー割込みワードが発生され、指令ブロック中の指令の
処理は終了される。

パターン書込み：ディスク書込みと大体同じであるが、
このパターン書込みにおいては、ＨＤＭＳ２は出力デー
タの２つの１６ビット・ワードをパターンとして受取る
。

このパターンは、レコード・カウントに１を加えた数の
２５６ゞィト・レコードに達するまで、開始レコード位
置から始まって後続のレコード位置に順次書込まれる。
確認ビットＶ及び連鎖ビットＣの意味並びにエラー割込
みワードの発生条件はディスク書込み指令のときと同じ
である。データ・セットの読取り／書込み指令 データ・セット議取り：この指令は、データ・セット番
号、０から指定された開始ブロックと割振られた記憶城
の終りとの間にある２５６バイト・フロックの数までの
値をとるブロック・カウント、及び０から指定されたデ
ータ・セットにあるブロック数より１小さし、数までの
値をとる開始ブロックを指定しなければならない。

ＨＤＭＳ２はこれらに基づいて、指定されたすべてのデ
ータが転送されてしまうか又はインターフェースのタイ
ムアウトが生じるまで、この指令を出したホスト・プロ
セッサに対応するキャッシュ・メモリー８中の記憶城か
ら該ホスト・プロセッサへのデータ転送を実行する。タ
イムアウトが生じなければ、ブロック・カウントに１を
加えた数の２５６ゞィト・フロックが転送される。謙取
り動作が完了たときに連鎖ビットＣが１であれば、ＨＤ
ＭＳ２は指令ブロック中の次の指令の処理を開始し、さ
もなければ完了割込みワードを発生する。

指令中のブロック・カウント又は開始ブロックが許容さ
れた値よりも大きいとき、又は定義されていないデータ
・セットの番号が指定されていたときには、ＨＤＭＳ２
はエラー割込みワードを発生し、指令ブロック中の指令
の処理を終了する。

データ・セット書込み：データ・セット番号、ブロック
・カウント、及び開始ブロックの指定は上と同じである
。

ＨＤＭＳ２は、指定されたブロック・カウントに１を加
えた数の２５６バイト・フロックが受取られてしまうか
又はインターフェースのタイムアウトが生じるまで、ホ
スト・プロセッサからキャッシュ・メモリ１８の対応す
る記憶域へのデータ転送を実行する。指令連鎖及びエラ
ー割込みワードの発生条件はデータ・セット読取りのと
きと同じである。

ディスクーデータ・セット議取り：この指令は、ＤＤＵ
Ｏ又はＤＰＵ１、指定されたＤＤＵの有効な開始レコー
ド・カウント（０〜２５５）、データ・セット番号、及
び指定されたデータ・セット内の開始ブロック番号を指
定しなければならない。この指令は次のディスクーデー
タ・セット書込み指令と同じく、４つの指令ワード（１
つは予備）から成っている。ＨＤＭＳ２は、物理アドレ
スを確認し、選択されたＤＤＵのへットを開始レコード
のところに位置付け、然る後、開始レコード‘こ含まれ
る２５６バイトのデータを読取って、指定されたデータ
・セット中の開始ブロックのところに書込む。後続のレ
コードの読取り及び開始ブロックに続くブロックへの書
込みは、レコード・カウントに１を加えた数の２５８ゞ
イト・フロツク（レコード）がＤＤＵから読取られるま
で続けられる。ディスクデータ・セット論取り指令の実
行が完了たときに連鎖ビットＣが１であれば、ＨＤＭＳ
２は指令ブロック中の次の指令の処理を開始し、さもな
ければ完了割込みワードをホスト・プロセッサへ送る。

６３を越える開始レコード番号、２５５を越えるレコー
ド・カウント、未定義データ・セットの指定、又は指定
されたデータ・セットを越える開始ブロック番号が生じ
ると、指令を出たホスト・プロセッサにエラー割込みワ
ードが送られ、指令連鎖は終了される。

アクセス・ェフ一又は読取り／書込みエラーが生じた場
合にもエラー割込みワードが発生され、指令ブロック中
の指令の処理は終了される。データ・セットーディスク
書込み：開始レコード、レコード・カウント、データ・
セット番号、開始ブロック番号、及びＤＤＵの指定は、
ディスクーデータ・セット議取りのときと同じようにし
て行なわれる。

データ・セットーデイスク書込みにおいては、物理アド
レスの確認及びヘッドの位置付けの後に、指定されたデ
ータ・セット中の開始ブロックから始まって、レコード
・カウントに１を加えた数の２５６バイト・フロックに
達するまで、キャッシュ・メモリー８から選択されたＤ
ＤＵへの転送が実行される。指令連鎖及びエラー割込み
ワードの発生条件はディスクーデータ・セット読取りの
ときと同じであるが、データ・セットーデイスク書込み
においては、読取り専用のＤＤＵ‘こ書込みがなされよ
うとした場合もエラー割込みワードが発生され、指令連
鎖が終了される。

確認ビットＶが１であれば、ＨＤＭＳ２は、この指令の
処理を終る前に、書込まれたすべてのレコードを読取る
。

この確認議取りではＣＲＣによるエラー検査が行なわれ
、キャッシュ・メモリー８への転送は行なわれない。キ
ャッシュ・メモリ８の割振り／制御指令割振り：この指
令は、ホスト・プロセッサに割振られるべき１から９６
までの２５位ゞイト・フロツクの数を指定する。

指定された割振りを実行するのに十分なメモリ・スペー
スがなければ、指令連鎖は終了され、エラー割込みワー
ドがこの指令を出したホスト・プロセッサに送られる。
十分なメモリ・スペースがあれば、ＨＤＭＳ２は指定さ
れたブロックの数だけ割振りを行なう。連鎖ビットＣが
１であれば、ＨＤＭＳ２は指令ブロック中の次の指令の
処理を開始し、さもなければホスト・プロセッサへ完了
割込みワードを送る。データ・セット定義：この指令は
ゼロでないデータ・セット番号及び２５０ゞィト・フロ
ツクの数を指定する。

指定された２５＆ゞィト・フロックの数が、ホスト・プ
ロセッサによって割振られた２５６ゞィト・フロックの
総数以下であり、且つ以前に出されたデータ・セット定
義指令と組合わせた場合にこの指令を出したホスト・プ
ロセッサの制御下にあるデータ・スペースの割振られた
２５８ゞィト・フロツクの数より１小さし、数を越えな
ければ、ＨＤＭＳ２は、指定された数のブロックをホス
ト記憶域中に割振り、その連続するブロックを指定され
たデータ・セット番号で区別する。指定された数の２５
６ゞィト・フロックを、以前にホスト・プロセッサに割
振られたホスト記憶城中に割振ることができなければ、
指令連鎖は終了され、エラー割込みワードがホスト・プ
ロセッサに送られる。以前に定義されたデータ・セット
は、次に述べるデータ・セット削除指令及びデータ・セ
ット圧縮指令をまず実行しない限り、再定義され得ない
。現在有効な定義されたデータ・セットを再定義しよう
とすると、指令連鎖は終了され、ホスト・プロセッサに
エラー割込みワードが送られる。データ・セット定義動
作が完了たとき‘こ連鎖ビットＣが１であれば、ＨＤＭ
Ｓ２は指令ブロック中の次の指令の処理を開始し、さも
なければ完了割込みワードをホスト・プロセッサへ送る
。ＨＤＭＳ２は、ホスト・プロセッサに割振られた全デ
ータ・スペースから番号が１以上の定義済みのデータ・
セットを除いたスペースを自動的にデータ・セットＤＳ
０（速度整合用バッファ）として設定するので、データ
・セットＤＳＯを定義する必要はない。

データ・セット削除：この指令はゼロでないデータ・セ
ット番号を指定し、これによりＨＤＭＳ２は、指定され
たデータ・セットに削除の標識付を行なう。

未定菱のデータ・セット及びデータ・セットＤＳＯの削
除は許されない。もしこのような削除が指定されると、
指令連鎖は終了され、エラー割込みワードがホスト・プ
ロセッサに送られる。削除が完了たときに連鎖ビットＣ
が１であれば、ＨＤＭＳ２は指令ブロック中の次の指令
の処理を開始し、さもなければ完了割込みワードをホス
ト・プロセッサへ送る。データ・セット圧縮：ＨＤＭＳ
２は、割振られているホスト記憶城において、データ・
セットＤＳＯと削除標識がたてられているデータ・セッ
トとの間にあるすべてのデータ・セットの内容を下側に
向かって再配置し、この再配置よって空いたスペースを
データ・セットＤＳＯに連結する。

連鎖ビットＣが１であれば、ＨＤＭＳ２は指令ブロック
中の次の指令の処理を開始し、さもなければ完了割込み
ワードをホスト・プロセッサへ送る。データ・セット・
クリア：この指令はデータ・セット番号を指定して、Ｈ
ＤＭＳ２に該データ・セット中のすべてのバイトをゼロ
にクリアさせる。

禾定義のデータ・セットをクリアしようとすると、指令
連鎖は終了され、エラー割込みワードがホスト・プロセ
ッサへ送られる。有効なデータ・セット・クリア指令の
実行が完了したときに連鎖ビットＣが１であれば、ＨＤ
ＭＳ２は指令ブロック中の次の指令の処理を開始し、さ
もなければ完了割込みワードをホスト・プロセッサへ送
る。システム割振りリセット：この指令は、ＨＤＭＳ２
にキャッシュ・メモリの全記憶城における定義されたす
べてのデータ・セットを削除させ、且つユーザがアドレ
ス指定できる記憶域を全ホスト・アダプ夕に等しく割振
らせる。

連鎖ビットＣが１であれば、ＨＤＭＳ２は指令ブロック
中の次の指令の処理を開始し、さもなければ完了割込み
ワードをホスト・プロセッサへ送る。ステータス指令 ステータス・リクエスト：この指令はＨＤＭＳ２にホス
ト・プロセッサへの割込みワードを発生させる。

指令連鎖は行なわれない。ＰＭセンス：この指令は、Ｈ
ＤＭＳ２に３２バイトのパフオーマス監視（ＰＭ）デー
タを指定されたＤＤＵからホスト・プロセッサへ転送さ
せる。

連鎖ビットＣが１であれば、ＨＤＭＳ２は指令ブロック
中の次の指令の処理を開始し、さもなければ完了割込み
ワードをホスト・プロセッサへ送る。制御指令 指令中の特定のビットが１か０かに応じて下記の動作が
指定される。

制御指令はホスト・プロセッサの外部機能１／０チャネ
ルへ出されねばならず、また指令連鎖は行なわれない。
外部ラップ（ＸＷＰ）：第１ワードのビット９が１。

ＨＤＭＳ２は、ホスト・プロセッサの外部機能チャネル
から１データ・ワードを受取り、割込みチャネルへ該デ
ータ・ワードを戻す。次いでＨＤＭＳ２は、インターフ
ェースのタイムアウトが生じるまで、出力データ・チャ
ネル上の１データ・ワードの受取り及び入力データ・チ
ャネルへの該データ・ワードの戻しを繰返し実行する。
インターフェースのタイムアウトが生じると、ＨＤＭＳ
２は完了割込みワードを発生する。ＦＬモード選択（Ｆ
ＬＳＥＬ）：第２ワードのビット０が１。

ＨＤＭＳ２は、ホスト・プロセッサから出力データのＦ
Ｌ（障害局限）テスト・コード・フロックを受取って、
出力データに含まれるＦＬテスト・モジュールを実行す
る。ＨＤＭＳ２は、この指令に応答して、ＦＬモード割
込みワードをホスト・プロセッサへ送る。テストの実行
は、障害が検出された時点で停止され、ゼロ以外の障害
群番号がＦＬモード割込みワートに入れられる。ＦＬモ
ード選択及び進行開始（ＳＡ）：第２ワードのビット０
及び１が１。ＦＬテスト・モー日こあるＨＤＭＳ２は、
ロードされたテスト・モジュールに含まれる次のＦＬテ
ストに進む。この指令は、１つの障害が検出された場合
に、保守及び修復を開始する前に別のテストを続けてす
べての障害をリスト・アップしたいときにのみ使用され
る。ＨＤＭＳ２は、この指令に応答してＦＬモード割込
みワードを発生する。ＦＬモード選択及び繰返し（ＲＰ
Ｔ）：第２ワードのビット０及び２が１。

ＦＬテスト・モードにあるＨＤＭＳ２は、選択された同
じＦＬテストを繰返し実行する。この指令は、１つの障
害が検出された場合に、同じテストを繰返し実行したし
、ときにのみ使用される。ＨＤＭＳ２は、この指令に応
答て繰返しモ−ドｌこ入る。繰返しモードにおいては、
最初に障害が検出されたときにだけＦＬモード割込みワ
ードがホスト・プロセッサへ送られ、以後は例え障害が
検出されても送られない。ＩＰＬ指令、ＦＬモード選択
指令又はＦＬモード選択及び進行開始指令が出されると
、繰返しモードから出ることができる。様式化指令 ロック設定：ＨＤＭＳ２は、指定されたＤＤＵ及びこの
指令を出したホスト・プロセッサに関連させて、この指
令に含まれる議取りロック・コード及び書込みロック・
コードを保管する。

これらのコードは、次のレコード様式化指令の保護ビッ
トＰが１のときに使用される。レコード様式化：ＨＤＭ
Ｓ２は、１６ビットワードの数で表わされたレコード長
（４〜４０９６ワード）をカバーするに十分な数の２５
＆ゞィトのレコードを割振る。

この割振りは、指定されたＤＤＵを使用した最も最近の
シーク指令に含まれていたヘッド値及びシリンダ値に関
連している。ＨＤＭＳ２は、保護ビットＰ（第１ワード
のビット６）が０であれば、‘無保護’の読取り及び書
込みロック・コードを入れ、Ｐが１であれば、上述のロ
ック設定指令によって保管した最新のロック・コードを
様式化されるべきレコードに関連付ける。連鎖ビットＣ
が１であれば、ＨＤＭＳ２は指令ブロック中の次の指令
の処理を開始し、さもなければ完了割込みワ−トを発生
する。その他の指令 初期プログラム・ロード（ＩＰ）：この指令はホスト・
アダプタ・ハードウェアで検出される。

ＨＤＭＳ２はこれに応答て、ＰＲＯＭ３８及び４０に記
憶されている診断プログラム及びブートストラップ・〇
−ド・プログラムを実行する。後者のプログラムにおい
ては、ファイル０のシリング３５８がシークされ、且つ
ヘッド０が選択される。シーク動作が完了すると、マイ
クロプロセッサ３０のプログラムがプログラム・メモリ
に読込まれてしまうまで、連続するレコードが次々に読
取られる。この指令はホスト・プロセッサの外部機能１
／０チャネルに出されねばならず、また連鎖ビットＣは
０でなければならない。更に、ｍＬが完了しても割込み
ワードは発生されない。ＮＯ−ＯＰ：この指令はＨＤＭ
Ｓ２で如何なる動作も実行させない。

もしＮＯ−ＯＰ指令がＨＤＭＳ２へ出された唯一の指令
であれば、如何なる割込みワードもホスト・プロセッサ
へ送られない。しかしながら、この指令が指令ブロック
に含まれる複数の指令のうちの１つであれば、指令ブロ
ック中の他の指令の実行のステータスを知らせる割込み
ワードがホスト・プロセッサへ送られる。動作最後に、
第８図、第９ａ図及び９ｂ図を参照しながら、本発明に
従うＨＤＭＳ２の動作について説明する。

第８図に示したキャッシュ・メモリ１８は、３台のプロ
セッサ４，６及び８へ別個に割振られた３つの記憶域１
８ａ，１８ｂ及び１８ｃと、マイクロプロセッサ３０の
ためのプログラム記憶域１９とを含んでいる。

本例では、プロセッサ４から記憶域１８ａのデータ・セ
ットＤＳ２への書込みと、記憶城１８ｂのデータ・セッ
トＤＳ３からプロセッサ６への読取りと、プロセッサ８
から記憶城１８ｃのデータ・セットＤＳ０（速度整合用
バッファ）及びディスク・アダプタ２０を介してＤＤＵ
２４への書込みとが実行される。プロセッサ４及び８と
各々のアダプター０及び１４との間のデータ・レートは
３３２キロバィト／秒（６マイクロ秒で１ワード）であ
り、プロセッサ６とアダプター２との間では２５０キロ
バィト／秒８マイクロ秒で１ワード）であるものとする
。ホスト・アダプター０，１２及び１４とキャッシュ・
メモリー８との間では、これは１メガバィト／秒（ＭＢ
／Ｓ）である。

第８図では、母線１６ａ，１６ｂ，１６ｃ及び１６ｄが
別々に示されているが、これらは実際には共通母線であ
る。以下、１６ａ．１６ｂ，１６ｃ及び１６ｄを共通母
線１６に対する母線ボートと呼ぶことにする。例えば、
プロセッサ４からキャッシュ・メモリ１８へのデータ転
送においては、ホスト・アダプター０‘ま、ＤＭＡコン
トローラ２８が共通母線１６の時分割アクセスをホスト
・アダプタ１０に許可するまで、プロセッサ４から受取
った２バイトのデータを保持している。ホスト・アダプ
タ１０，１２及び１４は、第１図に示したように、各々
の線２６ａ，２６ｂ、及び２６ｄを介してＤＭＡコント
ローラ２８へ母線使用（ＤＭＡ）リクエストを送る（第
９ａ図及び第９ｂ図の第３〜５行参照）。

各アダプタによる共通母線１６の時分割アクセスを制御
するＤＭＡコントローラ２８は、先入れ先出し方式で母
線割振り動作を行ない、競合がつた場合には所定の優先
順位に従って１つのＩＪクェストだけを選択する。この
優先順位は、ディスク・アダプタ２０、ホスト・アダプ
タ１０、ホスト・アダプター２及びホスト・アダプタ１
４の順になっている。ＤＭＡコントローう２８による母
線割振りのシーケンスの一例が第９ａ図及び第９ｂ図の
最初の行に示されている。この行の上側の数字は、母線
使用を許可されたアダプタの参照番号を表わし、下側の
数字は、そのとき使用される母線ボートの参照番号を表
わしている。この例では、まずホスト・アダプター０（
プロセッサ４）が線２６ａを介してＤＭＡコントローラ
２８へりクェストを送り、これに対してＤＭＡコントロ
ーラ２８は母線ボート１６ａを介する共通母線１６への
アクセスを２マイクロ秒だけ許可している。ホスト・ア
ダプター４（プロセッサ８）は、ホスト・アダプター０
からのりクェストに１マイクロ秒遅れて母線使用リクエ
ストを線２６ｄへ出しているが、ＤＭＡコントローラ２
８はホスト‘アダプター０が記憶域１８ａのデータ・セ
ット２への２バイトのデータ転送を完了するまで線２６
ｄ上のＩＪクェストを保留し、このデータ転送が完了し
た時点でホスト・アダプター４に２マイクロ秒の母線使
用を許可する。ホスト・アダプタ１４は、第８図に示し
たように、母線ボート１６ｄ及び共通母線１６を介して
記憶域１８ｃのデータ・セットＤＳＯへ２バイトのデー
タを転送する。ホスト・アダプター０から記憶域１８ａ
のデータ・セットＤＳ２への転送は、通常のデータ処理
システムにおけるキャッシュ・メモリ又はローカル・メ
モリへの転送と同じ目的（例えば中間結果の一時記憶）
であってもよいが、ホスト・アダプタ１４からの記憶域
１８ｃのデータ・セットＤＳＯへの転送は、ＤＤＵ２４
への書込みのために、２５ふゞィトのデータ・プロック
即ちレコードが構成されるまでデータを２バイトずつ蓄
積していくことを目的としている。

第７図に示したように、ＤＭＡコントローラ２８は各ア
ダプタに対応するワード・カワンタ４４を１つずつ持っ
ている。

プロセッサ８が、ホスト・アダプター４及び記憶域１８
ｃのデータ・セットＤＳＯを介して２５６バイトのデー
タをディスク・アダプタ２０の方へ転送する場合には、
ホスト・アダプター４に対応するワード・カウンタ４４
一４は１２８に初期設定され、ホスト・アダプター４か
ら記憶城１８ｃのデータ，セットＤＳＯへの１ワード（
２バイト）の転送の度に１ずつ減分される。ワ−ド・カ
ウン夕４４−４の値が０になると、ＤＭＡコントローラ
２８は割込みコントローラ３２へ信号を送って、マイク
ロプロセッサ３０への割込みを起こさせる。マイクロプ
ロセッサ３０はこれに応答して、ディスク・アダプタ２
０に対応するワード・カウンタ４４−１を１２８に初期
設定する。ワード・カゥン夕４４ーーも記憶城１８ｃの
データ・セットＤＳＯからディスク・アダプタ２０へ１
ワードが転送される度に１ずつ減分される。なお、キャ
ッシュ・メモリ１８とディスク・アダプタ２０との間で
は、データ・レートは２メガバイト／秒である。ディス
ク・ァダプタ２０は最高の優先順位を有しているので、
記憶域１８ｃのデータ・セットＤＳ川こ２５ふゞィト（
１２８ワード）のデータが蓄積されると、まずＤＭＡコ
ントローラ２８から線２６ｃを介てディスク・アダプタ
２０もこ共通母線１６の使用許可が与えられる。

第９ｂ図に示したように、ディスク・アダプタ２０は１
２０マイクロ秒の間母線１６を使用でき、その間に記憶
域１８ｃのデータ・セットＤＳＯ‘こ蓄積された２５６
くィトのデ−夕が２メガバイト／秒の速度でディスク・
アダプタ２０へ転送される。ディスク・アダプタ２０‘
こ対応するワード・カゥンタ４４−１の値が０なると、
ＤＭＡコントローラ２８はそのとき母線使用リクエスト
を出しているホスト・アダプタに使用許可を与える。も
し２台以上のホスト・アダプタがリクエストを出してい
ると、ホスト・アダプタ１０，１２及び１４の順に許可
される。デイスク・アダプタ２ ０は、ＤＤＵ２ ４で
・ヘッド及びシリンダの位置付けが完了するまで２５６
バイトのレコードを保持ており、位置付けが完了すると
ＤＤＵ２４への記録を開始する。プロセッサ４がキャッ
シュ・メモリー８の割振られたデータ・セットＤＳ２へ
データを書込むときには、前述のデータ・セット書込み
指令が使用される。

データ・セット書込み指令は、第６Ｂ図の下から２番目
に示されるように、２つの指令ワード（各２バイト）か
ら成っており、ホスト・アダプター０は最初の指令ワー
ドを受取ると、線２６ａを介てＤＭＡコントローラ２８
に共通母線１６のアクセスをリクエストする。ＤＭＡコ
ントローラ２８は、プロセッサ４とキヤツシユ・メモリ
１８との間ではまだデータ転送が行なわれてないで、ま
ずホスト・アダプター０１こよってアクセスされるべき
キャッシュ・メモリ記憶位置としてプログラム記憶域１
９を指定する。この場合、指令ワードは２バイトのデー
タとして扱われ、プログラム記憶城１ ９中のＤＭＡコ
ントローラ２８よって指定された位置に書込まれる。デ
ータ・セット書込み指令の連鎖ビットが０であれば、ホ
スト・アダプター０はれを割込みコントローラ３２に知
らせ、割込みコントローラ３２はこれに応答してマイク
ロプロセッサ３０１こ割込みをかける。マイクロプロセ
ッサ３０は、ホスト・アダプター０からプログラム記憶
域に書込まれていた指令を読取って解読し、解読結果に
基づいてＤＭＡコントローラ２８中のホスト・アダプタ
ー川こ対応するワード・カウン夕４４−２及びアドレス
・カウンタ４６一２を初期設定する。この間、プロセッ
サ４は最初の２バイトのデータをホスト・アダプタ１０
に送ており、ホスト・アダプター川ま母線１６のアクセ
ス・リクエストを線２６ａを介してＤＭＡコントローラ
２８に送っている。ＤＭＡコントローラ２８は、ワード
・カウンタ４４一２及びアドレス・カウン夕４６−２の
初期設定が完了すると、ホスト・アダプター０からデー
タ・セットＤＳ２への転送を許可する。他の指令につい
ても、同様な動作が行なわれる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
１台のホスト・プロセッサとＨＤＭＳとの間の転送の様
子を示すブロック図、第３図はキャッシュ・メモリ１８
の割振りの一例を示すブロック図、第４図は指令連鎖に
よるオーバーラップ動作の様子を示すブロック図、第５
図はホスト・アダプタのインターリーブされた動作の様
子を示すフロック図、第６Ａ図及び第６Ｂ図は本発明で
使用される各種指令のフオーマットを示す図、第７図は
ＤＭＡコントローラ２８に含まれるカウンタを示すブロ
ック図、第８図はＨＤＭＳの動作を説明するためのブロ
ック図、第９図は第９ａ図及び第９ｂ図のつながりを示
すブロック図、第９ａ図及び第９ｂ図はＨＤＭＳの動作
におけるタイミング波形図である。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．６Ａ ＦＩＧ．６６ ＦＩＧ．９ ＦＩＧ．９ｏ ＦＩＧ．ｇｂ

Claims (1)

1. 【特許請求の範囲】 １ 下記の（イ）乃至（ホ）を有する多重処理システム
   。 （イ） 複数のプロセツサ。（ロ） 上記プロセツサに
   よつて共有される記憶装置。 （ハ） 上記プロセツサと上記記憶装置との間に設けら
   れ、上記プロセツサに各々対応する複数の記憶域に分け
   られるキヤツシユ・メモリ。各記憶域は対応するプロセ
   ツサからの要求に応じて大きさを変えられる速度整合用
   バツフア又は一時記憶用バツフアとして働く少なくとも
   １つのデータ・セツトを含む。（ニ） 上記プロセツサ
   及び上記記憶装置と上記キヤツシユ・メモリとの間でデ
   ータを転送するための共通母線。 （ホ） 上記プロセツサと上記キヤツシユ・メモリ中の
   対応する記憶域との間におけるワード単位のデータ転送
   、及び上記記憶装置と上記キヤツシユ・メモリ中の指定
   された記憶域との間における複数ワード単位のデータ転
   送を時分割的に制御する制御手段。