JPS609220A - スイツチング素子の制御回路 - Google Patents
スイツチング素子の制御回路Info
- Publication number
- JPS609220A JPS609220A JP58116481A JP11648183A JPS609220A JP S609220 A JPS609220 A JP S609220A JP 58116481 A JP58116481 A JP 58116481A JP 11648183 A JP11648183 A JP 11648183A JP S609220 A JPS609220 A JP S609220A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- overcurrent
- output
- switching element
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、スイッチング素子をオン、オフ制御する制
御回路に関する。
御回路に関する。
従来、スイッチング素子のオン、オフ制御回路には、ス
イッチング素子のオン、オフのスイッチング損失を低減
させるため、スイッチング素子のオン、オフの遷移時間
を短縮する回路が組込まれている。例えば、第１図は、
オフのスイ・ノチング時間を短くした従来のスイッチン
グ素子の制御回路の原理図である。スイッチング素子で
あるパワートランジスタＱ１のベース−エミッタ間には
、順バイアス電圧および逆バイアス電圧を印加するため
の順バイアス回路および逆バイアス回路が設けられてい
る。順バイアス回路のスイッチＳ１および逆バイアス回
路のスイッチＳ２は、図示してない回路で交互にオン、
オフ制御される。
イッチング素子のオン、オフのスイッチング損失を低減
させるため、スイッチング素子のオン、オフの遷移時間
を短縮する回路が組込まれている。例えば、第１図は、
オフのスイ・ノチング時間を短くした従来のスイッチン
グ素子の制御回路の原理図である。スイッチング素子で
あるパワートランジスタＱ１のベース−エミッタ間には
、順バイアス電圧および逆バイアス電圧を印加するため
の順バイアス回路および逆バイアス回路が設けられてい
る。順バイアス回路のスイッチＳ１および逆バイアス回
路のスイッチＳ２は、図示してない回路で交互にオン、
オフ制御される。
以上の構成においてスイッチＳ１がオンすると、パワー
トランジスタＱｌのベースーエミ・ツタ間には、直流電
源Ｅ１の電圧が抵抗Ｒ１を介して順バイアス電圧として
、第２図（ａ）に示すように印加される。ベースーエミ
ソタ間に順バイアス電圧が印加されると、第２図（ｃ）
に示すようにベース電流が流れてパワートランジスタＱ
１はオンし、第２図（ｄ）に示す波形のコレクタ電流が
流れる。スイッチＳ１のオフと同時にスイッチＳ２がオ
ンすると、パワートランジスタＱ１のベース−エミッタ
間には、第２図（ｂ）に示す逆バイアス電圧が印加され
る。スイッチＳ１のオフによって順バイアス電圧が解除
されても素子内の残留電荷が完全に消滅するまでパワー
トランジスタＱ１は、能動領域から遮断領域に移行する
遷移領域にある。この遷移領域時にベース−エミッタ間
に逆バイアス電圧が印加されると、第２図（ｃ）に示す
波形のようにベースーエミッタ間に短時間逆電流が流れ
る。この逆電流によって残留電荷が強制的に消滅して、
パワートランジスタＱ１は短時間で遮断領域に移行する
。すなわち、逆バイアス電圧によって、第２図（ｄ）に
示す波形のようにパワートランジスタＱ１のコレクタ電
流を急速遮断させるものである。また、順バイアス電圧
が印加されている第２図（ａ）に示ずｔ１時に、パワー
トランジスタＱ１のコレクターエミッタ間に接続されて
いる負荷の短絡等によって過電流が流入すると、パワー
トランジスタＱ１の出力線に設けられた図示しない過電
流検出器の出力によってスイッチＳ１を開放するととも
にスイッチＳ２を投入して、通常動作時と同じ値の逆バ
イアス電圧を印加することによりオン−オフ遷移動作の
短絡安全動作領域（以下、安全動作領域を単にＡＳＯと
いう。）の許容時間（数１０μ５ｅｃ）以内に残留電荷
のストレージ時間を減少させて、パワートランジスタＱ
１が高速に遮断するように動作させるところがパワート
ランジスタＱ１の安全動作許容値を規定する特性には、
一般に、上記の短絡ＡＳＯの他、ベース−エミッタ間に
順バイアス電圧を印加したときの安全動作領域を示ず順
バイアスＡＳＯ（第３図の実線）と、逆バイアス電圧を
印加したときの安全動作領域を示す逆バイアスＡＳＯ（
第３図の破線）とがある。このうち、逆バイアスＡＳＯ
の観点からパワートランジスタＱ１の負荷短絡時動作を
考えた場合、コレクタ電流１ｃが（ハ）の位置にあると
きは、通當時と同じ値の逆バイアス電圧を印加しても（
ロ）の遮断位置まで遷移する曲線は逆バイアスＡＳＯの
許容範囲内であるので、パワートランジスタＱ１が破壊
されるという心配はない。しかしながら、短絡時に供給
される逆バイアスペース電流が図の１ｂ（ｎ）の大きさ
に設定され、且つ短絡コレクタ電流１ｃが（イ）の位置
るあるときは、通當時と同じ値の逆バイアス電圧を印加
すると、（ロ）の遮断位置まで遷移する曲線が（ト）の
位置で逆バイアスＡＳＯを外れてしまい、パワートラン
ジスタＱ１が瞬時にして破壊されてしまう欠点があった
。
トランジスタＱｌのベースーエミ・ツタ間には、直流電
源Ｅ１の電圧が抵抗Ｒ１を介して順バイアス電圧として
、第２図（ａ）に示すように印加される。ベースーエミ
ソタ間に順バイアス電圧が印加されると、第２図（ｃ）
に示すようにベース電流が流れてパワートランジスタＱ
１はオンし、第２図（ｄ）に示す波形のコレクタ電流が
流れる。スイッチＳ１のオフと同時にスイッチＳ２がオ
ンすると、パワートランジスタＱ１のベース−エミッタ
間には、第２図（ｂ）に示す逆バイアス電圧が印加され
る。スイッチＳ１のオフによって順バイアス電圧が解除
されても素子内の残留電荷が完全に消滅するまでパワー
トランジスタＱ１は、能動領域から遮断領域に移行する
遷移領域にある。この遷移領域時にベース−エミッタ間
に逆バイアス電圧が印加されると、第２図（ｃ）に示す
波形のようにベースーエミッタ間に短時間逆電流が流れ
る。この逆電流によって残留電荷が強制的に消滅して、
パワートランジスタＱ１は短時間で遮断領域に移行する
。すなわち、逆バイアス電圧によって、第２図（ｄ）に
示す波形のようにパワートランジスタＱ１のコレクタ電
流を急速遮断させるものである。また、順バイアス電圧
が印加されている第２図（ａ）に示ずｔ１時に、パワー
トランジスタＱ１のコレクターエミッタ間に接続されて
いる負荷の短絡等によって過電流が流入すると、パワー
トランジスタＱ１の出力線に設けられた図示しない過電
流検出器の出力によってスイッチＳ１を開放するととも
にスイッチＳ２を投入して、通常動作時と同じ値の逆バ
イアス電圧を印加することによりオン−オフ遷移動作の
短絡安全動作領域（以下、安全動作領域を単にＡＳＯと
いう。）の許容時間（数１０μ５ｅｃ）以内に残留電荷
のストレージ時間を減少させて、パワートランジスタＱ
１が高速に遮断するように動作させるところがパワート
ランジスタＱ１の安全動作許容値を規定する特性には、
一般に、上記の短絡ＡＳＯの他、ベース−エミッタ間に
順バイアス電圧を印加したときの安全動作領域を示ず順
バイアスＡＳＯ（第３図の実線）と、逆バイアス電圧を
印加したときの安全動作領域を示す逆バイアスＡＳＯ（
第３図の破線）とがある。このうち、逆バイアスＡＳＯ
の観点からパワートランジスタＱ１の負荷短絡時動作を
考えた場合、コレクタ電流１ｃが（ハ）の位置にあると
きは、通當時と同じ値の逆バイアス電圧を印加しても（
ロ）の遮断位置まで遷移する曲線は逆バイアスＡＳＯの
許容範囲内であるので、パワートランジスタＱ１が破壊
されるという心配はない。しかしながら、短絡時に供給
される逆バイアスペース電流が図の１ｂ（ｎ）の大きさ
に設定され、且つ短絡コレクタ電流１ｃが（イ）の位置
るあるときは、通當時と同じ値の逆バイアス電圧を印加
すると、（ロ）の遮断位置まで遷移する曲線が（ト）の
位置で逆バイアスＡＳＯを外れてしまい、パワートラン
ジスタＱ１が瞬時にして破壊されてしまう欠点があった
。
この発明の上記の欠点に鑑みなされたもので、過電流検
出器が過電流を検出したときスイッチング素子を保護す
るため逆バイアスＡＳＯを越える逆バイアス電圧の印加
を制限して、スイッチング素子を保護する制御回路の提
供を目的とする。
出器が過電流を検出したときスイッチング素子を保護す
るため逆バイアスＡＳＯを越える逆バイアス電圧の印加
を制限して、スイッチング素子を保護する制御回路の提
供を目的とする。
この発明は要約すれば、スイッチング素子のオン時に過
電流を検出したとき、順バイアス回路をオフするととも
に、逆バイアス回路で形成する逆バイアス電圧をスイッ
チング素子のオン−オフ遷移動作が逆バイアスＡＳＯ内
に入る電圧に設定する過電流時バイアス制御回路を設け
たことを特徴とする。
電流を検出したとき、順バイアス回路をオフするととも
に、逆バイアス回路で形成する逆バイアス電圧をスイッ
チング素子のオン−オフ遷移動作が逆バイアスＡＳＯ内
に入る電圧に設定する過電流時バイアス制御回路を設け
たことを特徴とする。
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第４図はこの発明の実施例であるスイ・ノチング素子の
制御回路のブロック図である。スイッチング素子である
パワートランジスタＱ１のベースには、従来のスイッチ
ング素子制御回路と同様、スイッチＳ１．Ｓ２のオンに
よって、それぞれ順バイアス電圧、逆バイアス電圧が供
給される。スイッチＳ１およびＳ２のオン、オフ制御は
、論理回路および増幅器によって構成された過電流時バ
イアス制御ａＵ回路１によって行われる。パワートラン
ジスタＱ１のコレクタ側の出力線には、過電流を検出す
るための過電流検出器２が設けられている。過電流検出
器２の出力は、過電流時バイアス制御回路１のノア回路
１０の一方の入力端子に入力される。ノア回路１０の他
方の入力端子には、制御パルスの反転信号である停止信
号が入力される。ノア回路１０の出力は、一方が制御パ
ルスの入力端子であるアンド回路１１の他方の入力端子
に人力される。アンド回路１１の“１”、“０”の出力
は、増幅器１２を介してスイッチＳ１のオン、オフの制
御出力となる。一方、過電流検出器２の出力は、反転器
１３を介してアンド回路１５の一方の入力端子にも導か
れている。アンド回路１５の他方の入力端子には、アン
ド回路１１の出力が反転器１４を介して入力されており
、このアンド回路１５の“０”、”１”の出力は、増幅
器１６を介してスイッチＳ２のオフ、オンの制御出力と
なる。
制御回路のブロック図である。スイッチング素子である
パワートランジスタＱ１のベースには、従来のスイッチ
ング素子制御回路と同様、スイッチＳ１．Ｓ２のオンに
よって、それぞれ順バイアス電圧、逆バイアス電圧が供
給される。スイッチＳ１およびＳ２のオン、オフ制御は
、論理回路および増幅器によって構成された過電流時バ
イアス制御ａＵ回路１によって行われる。パワートラン
ジスタＱ１のコレクタ側の出力線には、過電流を検出す
るための過電流検出器２が設けられている。過電流検出
器２の出力は、過電流時バイアス制御回路１のノア回路
１０の一方の入力端子に入力される。ノア回路１０の他
方の入力端子には、制御パルスの反転信号である停止信
号が入力される。ノア回路１０の出力は、一方が制御パ
ルスの入力端子であるアンド回路１１の他方の入力端子
に人力される。アンド回路１１の“１”、“０”の出力
は、増幅器１２を介してスイッチＳ１のオン、オフの制
御出力となる。一方、過電流検出器２の出力は、反転器
１３を介してアンド回路１５の一方の入力端子にも導か
れている。アンド回路１５の他方の入力端子には、アン
ド回路１１の出力が反転器１４を介して入力されており
、このアンド回路１５の“０”、”１”の出力は、増幅
器１６を介してスイッチＳ２のオフ、オンの制御出力と
なる。
次に、以上のように構成されたスイッチング素子の制御
回路の動作を、第５図のタイムチャートを参照して説明
する。第５図のタイムチャートは、第４図番部（ａ ”
−ｉ ）における信号状態を表すもである。第４図にお
いて、第５図（ａ）に示す制御パルスがアンド回路１１
の一方の入力端子に入力すると、過電流検出器２および
停止信号の出力が０”でノア回路１０は出力“ｌ”を導
出しているため、アンド回路１１の出力は１”となる。
回路の動作を、第５図のタイムチャートを参照して説明
する。第５図のタイムチャートは、第４図番部（ａ ”
−ｉ ）における信号状態を表すもである。第４図にお
いて、第５図（ａ）に示す制御パルスがアンド回路１１
の一方の入力端子に入力すると、過電流検出器２および
停止信号の出力が０”でノア回路１０は出力“ｌ”を導
出しているため、アンド回路１１の出力は１”となる。
アンド回路１１の出力“１”は、増幅器１２によってス
イッチＳ１をオンさせる。スイッチＳ１のオンは、パワ
ートランジスタＱｌのベース−′エミッタ間に抵抗Ｒ１
を介して直流電源Ｅｌの電圧を順バイアス電圧として印
加し、パワートランジスタＱ１をオンさせる。制御パル
スが０″になり停止信号が第５図（ｂ）に示すように“
１”になると、アンド回路１１の出力は“θ″となって
スイッチＳ１をオフし、パワートランジスタＱ１の順バ
イアス゛電圧を解除する。アンド回路１１の出力が“０
゛になると、反転器１４の出力は“１″になり、アンド
回路１５の出力を“１”にしてスイッチＳ２をオンさせ
る。スイッチＳ２のオンは、抵抗Ｒ２を介して直流電源
Ｅ２の電圧をパワートランジスタＱｌのベース−エミッ
タ間に逆バイアス電圧として印加する。逆バイアス電圧
の印加は、第５図（ｉ）に示す波形のような逆電流をベ
ースーエミソタ間に流入させる。この逆電流によって素
子内の残留電荷が強制的に消滅して、パワートランジス
タＱ１は急速遮断する。ここでアンド回路１１の出力“
１”を導出している第５図（ａ）のｔｉ時に突然パワー
トランジスタＱ１のコレクタに過電流が流入すると、過
電流検出器２の出力は第５図（Ｃ）に示すように１”に
なってノア回路１０の出力を“Ｏ”にする。これによっ
てアンド回路１１の出力は第５図（ｅ）に示すように“
０”になる。アンド回路１１の出力が０″になると、制
御パルスが“１″でもスイッチＳ１はオフして、順バイ
アス電圧が解除される。一方、過電流検出器２の出力“
１”は、第５図（ｇ）で示すように反転器１３の出力を
“０”にするので、反転器１４の出力は“Ｉ”であって
もアンド回路１５の出力を第５図（ｈ）で示すように“
０”状態に保持する。すなわち、過電流検出器２で過電
流を検出されると、制御パルスの“１”、“０”にかか
わらずスイッチＳｌをオフするだけでスイッチＳ２をオ
ンして逆バイアス電圧を印加しない。したがって、パワ
ートランジスタＱ１に流入した過電流の大きさが第３図
の（イ）に示す位置にあったとしても、逆バイアス電圧
を印加しないことからパワーＩ・ランジスタＱｌのＡｓ
Ｏは実線で示された順バイアスＡＳＯとなり、それ故一
点鎖線のように遷移して（ロ）の完全遮断状態になる途
中に素子が破壊されることはない。
イッチＳ１をオンさせる。スイッチＳ１のオンは、パワ
ートランジスタＱｌのベース−′エミッタ間に抵抗Ｒ１
を介して直流電源Ｅｌの電圧を順バイアス電圧として印
加し、パワートランジスタＱ１をオンさせる。制御パル
スが０″になり停止信号が第５図（ｂ）に示すように“
１”になると、アンド回路１１の出力は“θ″となって
スイッチＳ１をオフし、パワートランジスタＱ１の順バ
イアス゛電圧を解除する。アンド回路１１の出力が“０
゛になると、反転器１４の出力は“１″になり、アンド
回路１５の出力を“１”にしてスイッチＳ２をオンさせ
る。スイッチＳ２のオンは、抵抗Ｒ２を介して直流電源
Ｅ２の電圧をパワートランジスタＱｌのベース−エミッ
タ間に逆バイアス電圧として印加する。逆バイアス電圧
の印加は、第５図（ｉ）に示す波形のような逆電流をベ
ースーエミソタ間に流入させる。この逆電流によって素
子内の残留電荷が強制的に消滅して、パワートランジス
タＱ１は急速遮断する。ここでアンド回路１１の出力“
１”を導出している第５図（ａ）のｔｉ時に突然パワー
トランジスタＱ１のコレクタに過電流が流入すると、過
電流検出器２の出力は第５図（Ｃ）に示すように１”に
なってノア回路１０の出力を“Ｏ”にする。これによっ
てアンド回路１１の出力は第５図（ｅ）に示すように“
０”になる。アンド回路１１の出力が０″になると、制
御パルスが“１″でもスイッチＳ１はオフして、順バイ
アス電圧が解除される。一方、過電流検出器２の出力“
１”は、第５図（ｇ）で示すように反転器１３の出力を
“０”にするので、反転器１４の出力は“Ｉ”であって
もアンド回路１５の出力を第５図（ｈ）で示すように“
０”状態に保持する。すなわち、過電流検出器２で過電
流を検出されると、制御パルスの“１”、“０”にかか
わらずスイッチＳｌをオフするだけでスイッチＳ２をオ
ンして逆バイアス電圧を印加しない。したがって、パワ
ートランジスタＱ１に流入した過電流の大きさが第３図
の（イ）に示す位置にあったとしても、逆バイアス電圧
を印加しないことからパワーＩ・ランジスタＱｌのＡｓ
Ｏは実線で示された順バイアスＡＳＯとなり、それ故一
点鎖線のように遷移して（ロ）の完全遮断状態になる途
中に素子が破壊されることはない。
第６図は、この発明の他の実施例のブロック図である。
この実施例が先に示した第４図の実施例と太き（異なる
点は、逆バイアス回路が通常動作時の逆バイアス電圧を
印加するためのスイッチＳ２と、過電流検出時の逆バイ
アス電圧を印加するためのスイッチＳ３とを有すること
である。直列に接続されたスイッチＳ２と抵抗Ｒ２との
両端には、スイッチＳ３と抵抗Ｒ３との直列回路が接続
されている。逆バイアス電圧の電圧値を設定するための
抵抗Ｒ２およびＲ３の抵抗値は、Ｒ２くくＲ３の関係に
ある。抵抗Ｒ３の抵抗値は、逆バイアス電圧印加時のベ
ース電流を十分に小さくして・第３図に示すように逆バ
イアスＡＳＯの範囲を（ニ）（ホ）（へ）まで拡張する
値に設定されている。以上の構成において、過電流を検
出しない通常動作時は、増幅器１２．１６の増幅出力に
よってスイッチＳｌ、Ｓ２を交互にオン、オフして、順
バイアス電圧および逆バイアス電圧を交互にパワートラ
ンジスタＱ１のベース−エミッタ間に印加する。今、第
７図のタイムチャートに示すように制御パルスの出力が
１″のｔ１時に過電流検出器が過電流を検出すると、ス
イッチｓ１を直ちにオフして順バイアス電圧を解除する
とともに、増幅器１７の出力によってスイッチｓ３をオ
ンして第７図Ｃｅ） に示すような逆バイアス電圧を印
加する。そうすると、過電流の大きさが第３図（イ）の
位置にあっても、逆バイアスＡＳＯは（ニ） （ホ）
（へ）まで拡張されているから、一点鎖線のように遷移
しても途中で逆バイアスＡＳＯの境界線を横切って素子
を破壊してしまうことがない。しかも逆バイアスＡＳＯ
内の逆バイアス電圧がベース−エミッタ間に印加されて
いるので、パワートランジスタＱ１のオン状態からオフ
状態に移行するときのストレージ時間が短縮されて、短
絡ＡＳＯの限界時間以下の余裕のある安全圏内でパワー
トランジスタＱ１を急速遮断できる。
点は、逆バイアス回路が通常動作時の逆バイアス電圧を
印加するためのスイッチＳ２と、過電流検出時の逆バイ
アス電圧を印加するためのスイッチＳ３とを有すること
である。直列に接続されたスイッチＳ２と抵抗Ｒ２との
両端には、スイッチＳ３と抵抗Ｒ３との直列回路が接続
されている。逆バイアス電圧の電圧値を設定するための
抵抗Ｒ２およびＲ３の抵抗値は、Ｒ２くくＲ３の関係に
ある。抵抗Ｒ３の抵抗値は、逆バイアス電圧印加時のベ
ース電流を十分に小さくして・第３図に示すように逆バ
イアスＡＳＯの範囲を（ニ）（ホ）（へ）まで拡張する
値に設定されている。以上の構成において、過電流を検
出しない通常動作時は、増幅器１２．１６の増幅出力に
よってスイッチＳｌ、Ｓ２を交互にオン、オフして、順
バイアス電圧および逆バイアス電圧を交互にパワートラ
ンジスタＱ１のベース−エミッタ間に印加する。今、第
７図のタイムチャートに示すように制御パルスの出力が
１″のｔ１時に過電流検出器が過電流を検出すると、ス
イッチｓ１を直ちにオフして順バイアス電圧を解除する
とともに、増幅器１７の出力によってスイッチｓ３をオ
ンして第７図Ｃｅ） に示すような逆バイアス電圧を印
加する。そうすると、過電流の大きさが第３図（イ）の
位置にあっても、逆バイアスＡＳＯは（ニ） （ホ）
（へ）まで拡張されているから、一点鎖線のように遷移
しても途中で逆バイアスＡＳＯの境界線を横切って素子
を破壊してしまうことがない。しかも逆バイアスＡＳＯ
内の逆バイアス電圧がベース−エミッタ間に印加されて
いるので、パワートランジスタＱ１のオン状態からオフ
状態に移行するときのストレージ時間が短縮されて、短
絡ＡＳＯの限界時間以下の余裕のある安全圏内でパワー
トランジスタＱ１を急速遮断できる。
以上のようにこの発明によれば、スイッチング素子のオ
ン時に過電流を検出したとき、順バイアス回路をオフす
るとともに、逆バイアス回路で形成する逆バイアス電圧
をスイッチング素子のオン−オフ遷移動作が逆バイアス
ＡＳＯ内に入る電圧に設定する過電流時バイアス制御回
路を設けたので、Ｊ ｉｔ 流検出時に逆バイアス電圧
によってスイッチング素子が破壊するのを確実に防止す
ることができる。
ン時に過電流を検出したとき、順バイアス回路をオフす
るとともに、逆バイアス回路で形成する逆バイアス電圧
をスイッチング素子のオン−オフ遷移動作が逆バイアス
ＡＳＯ内に入る電圧に設定する過電流時バイアス制御回
路を設けたので、Ｊ ｉｔ 流検出時に逆バイアス電圧
によってスイッチング素子が破壊するのを確実に防止す
ることができる。
第１図は従来のスイッチング素子制御回路の原理図、第
２図は第１図に示す制御回路の動作を示すタイムチャー
ト、第３図はパワートランジスタの安全動作領域曲線を
示す図、第４図はこめ発明の実施例であるスイッチング
素子の制御回路のブロック図、第５図は第４図に示す制
御回路の動作を示すタイムチャート、第６図はこの発明
の他の実施例のブロック図、第７図は第６図に示す制御
回路の動作を示すタイムチャートである。 ｌ−過電流時バイアス制御回路、 ２−過電流検出器、 Ｑｌ−パワートランジスタ（スイッチング素子）、３１
．Ｓ２−スイッチ。 出願人 株式会社三社電機製作所 代理人 弁理士 小森久夫
２図は第１図に示す制御回路の動作を示すタイムチャー
ト、第３図はパワートランジスタの安全動作領域曲線を
示す図、第４図はこめ発明の実施例であるスイッチング
素子の制御回路のブロック図、第５図は第４図に示す制
御回路の動作を示すタイムチャート、第６図はこの発明
の他の実施例のブロック図、第７図は第６図に示す制御
回路の動作を示すタイムチャートである。 ｌ−過電流時バイアス制御回路、 ２−過電流検出器、 Ｑｌ−パワートランジスタ（スイッチング素子）、３１
．Ｓ２−スイッチ。 出願人 株式会社三社電機製作所 代理人 弁理士 小森久夫
Claims (1)
- （１） スイッチング素子のベースに対し順バイアス電
圧を印加する順バイアス回路および逆バイアス電圧を印
加する逆バイアス回路を有し、制御パルスのオン、オフ
に応じて前記順バイアス回路と逆バイアス回路とを交互
にオン、オフし、前記スイッチング素子のオン時に過電
流を検出したとき前記スイッチング素子を強制オフする
ようにしたスイッチング素子の制御回路において、前記
スイッチング素子のオン時に過電流を検出したとき、前
記順バイアス回路をオフするとともに、前記逆バイアス
回路で形成する逆バイアス電圧を前記スイッチング素子
のオン−オフ遷移動作が逆バイアス安全動作領域内に入
る電圧に設定する過電流時バイアス制御回路を設けたこ
とを特徴とするスイッチング素子の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116481A JPS609220A (ja) | 1983-06-27 | 1983-06-27 | スイツチング素子の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116481A JPS609220A (ja) | 1983-06-27 | 1983-06-27 | スイツチング素子の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609220A true JPS609220A (ja) | 1985-01-18 |
Family
ID=14688172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116481A Pending JPS609220A (ja) | 1983-06-27 | 1983-06-27 | スイツチング素子の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020178418A (ja) * | 2019-04-16 | 2020-10-29 | 株式会社デンソー | スイッチの駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS438084Y1 (ja) * | 1966-05-18 | 1968-04-11 | ||
| JPS57107632A (en) * | 1980-12-24 | 1982-07-05 | Toshiba Corp | Switching circuit |
-
1983
- 1983-06-27 JP JP58116481A patent/JPS609220A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS438084Y1 (ja) * | 1966-05-18 | 1968-04-11 | ||
| JPS57107632A (en) * | 1980-12-24 | 1982-07-05 | Toshiba Corp | Switching circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020178418A (ja) * | 2019-04-16 | 2020-10-29 | 株式会社デンソー | スイッチの駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4427902A (en) | Optimum transistor drive circuit with over load compensation | |
| JPS609220A (ja) | スイツチング素子の制御回路 | |
| US4508976A (en) | Adjustable frequency drive | |
| JPH0473327B2 (ja) | ||
| JP3596415B2 (ja) | 誘導性負荷駆動回路 | |
| JP2536919B2 (ja) | 交流スイッチの電流零点遮断制御回路 | |
| JP2882597B2 (ja) | 保護機能付負荷駆動装置 | |
| JPH0698574A (ja) | モータ駆動回路 | |
| JPH079563Y2 (ja) | 電源スイッチング回路 | |
| JPS6016171A (ja) | ゲ−トタ−ンオフサイリスタの過電流保護回路 | |
| JPS5850020A (ja) | 短絡保護付定電圧回路 | |
| JPH0546097Y2 (ja) | ||
| JP2886398B2 (ja) | ステッピングモ−タの駆動装置 | |
| JPH0318269A (ja) | プリチヤージ回路 | |
| JPH0470115B2 (ja) | ||
| JPS60245477A (ja) | インバ−タ用駆動回路 | |
| JPS6122762A (ja) | 過電流保護回路 | |
| JPS5930581Y2 (ja) | 電源保護回路 | |
| JP2006014493A (ja) | 直流電動機駆動装置 | |
| JPH09285104A (ja) | 電圧制御形半導体素子の駆動装置 | |
| JPH04334970A (ja) | スイッチング電源 | |
| JPH0139303B2 (ja) | ||
| JPH03121385A (ja) | 電磁弁駆動回路 | |
| JPH042503Y2 (ja) | ||
| JPH0554729B2 (ja) |