JPS6091795A - 交換機の中央制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 本発明は、個々に固有のメモリを何することよい、交換
技術上の機能を分担して行う多数のプロセッサと、これ
らのプロセッサか接続されている中央パス系とを備えた
、交換機、殊に市７話交換機の中央制御装置に関する。

この場合極めて大規模な交換機の中央制御装置が問題で
あり、大規模な中央制御装置では頻繁に多数の交換技術
上の機能が、同時ないしほぼ同時に実行される。交換技
術上の機能には例えば加入者が送受器を持上げて″電話
番号を選択することの監視、空き線選択、通話路通し接
続、信号音、課金、アナウンス、種々のザービス等があ
る。

従ってこのような中央主配憶装置は高（・処理能力なら
ひに極めて扁い利用度を有しなけれはならない、例えは
中央゛制征ｊ装置に起因する交換機の故障が全体で年に
１分より僅かであるべきでちる。高い処理能力オ６よＯ
−商い利用度と同じく・・−ドウエアコストの節約か公
知のこの形式のマルチフ０ロセツザ中央’＋１ｉｔｌ　
個＋装偽、の課題である。

従来技術 比較的多数の７０ロセソザないし言１算機から、これら
プロセッサないし泪算機全体に共通のバス系を媒介にし
て構成さＡしるこのような中央制御装置は、数年前から
論議にのほっており、種種異なる方法で開発され、とも
かく部分的には少なくとも試験的に実現さ」ｔている。

異なるプロセッサないしｉｔ　’ｉ、’ｒ−磯に命令を
例えはアービタ（ａｒｂｉｔｅｒ　）を用いて選択的に
配分することを可能にするバス系は、棟々の形態で公知
である。その中でも特に良好で多方面に適し、極めて信
頼性に富み、高い利用度を有するバス系が、例えはドイ
ツ連邦共和国特許出願公開第６５２８ＡＯ５号公報に記
載されている。

交換機の中央側ｇｌｌ装置は公知のように、上述の交換
技術上の機能の他に、さらに別の、例えば作動技術上お
よび安全保護技術上の機能も有している。作動技術上の
＠ｎヒには例えは加入者線への電話番号の割当てないし
新規割当て、交換機の様々異なる機構の共働の制御、例
えは全般的な、実際の貼々の接続には関係しない料率変
更のような制御、交換機網ないし加入者端子の拡張、従
来なかったサービスの設定、経路指定の変更と短経路変
更、テレビ電話導入、動作障害後の自動的部分切断と段
階的再接続、負荷配分変更等がある。これに対し安全保
護技術上の機能には、例えばルーチンによるおよび／ま
たはアラームによりトリガされる誤り検出ないしは故障
点検出機能（トラブルシュート機能）がある。この故障
点検出機能は時おり、単に１つの電話局に例えば５００
００もの加入者端子を備える極めて大規模な交換機にお
いて、非常に複雑な故障点検出方法に応じて、階層的に
細かく区分されている。

さらにプロセッサの負イ：７ｉを、殊に該当のプロセッ
サないし計葬機が時間的に交錯して級数の異なるプログ
ラムなｔｈは同時に実行する場合に種々の方法で連続的
に監視し７記録することも公知である。

発明が解決しようとする問題点 本発明の目的は、冒頭に述へた形式の、多波の頻繁に強
く負荷の加わる、種々異なるタスクを受けとり並列に作
動される７０ロセノザな（・し計算機を備えた複雑な中
央制０１ｊ装置を、・・−ドウエアコストが僅かになる
よう改善することにある。殊に作動技術上の機能に関し
て極めて茜し・信頼性と利用度とを得ることである。

問題点を解決するための手段 この課題は本発明によれは、２つの所定の、同じ構造の
ペースプロセッサを設け、即ちベースプロセッサのみ付
加的に作動技術上および／または安全保護技術上の機能
を行う、即ち、第１のペースプロセッサ、つマリ両ヘー
スフ０ロセツサのうちの主体となって処理する２ベース
プロセツサだけが目下の作動技術上および／または安全
保護技術上の機能を行い、しかもそのために第１のベー
スプロセッサの処理８陵の一部、つまりＸ％が使用され
、第１のペースゾロセッサはその処理容量の（１００−
Ｘ）％迄なお交換技術上の機能を引き受けることかでき
、他方の第２の、主体となって処理を行う状態にないベ
ースプロセッサは常に各々少なくともその容量のＸ％を
、場合により後で第１の、それまで主体となって処理し
ていたペースプロセッサから、作動技術上および／また
は安全保護技術上の主体となって処理していた機能を受
け継ぐために空けておかれ、従って第２のベースプロセ
ッサの側でも、主処理を受け継ぐＡｉｌに、各々その容
量の最大（１００−ｘ）％迄交換技術−ヒの機能を引き
受けることができるようにする。

実施例 次に本発明の実施例を図面に基づき詳細に説明する。

図には２つのペースプロセッサＢＰＯ，ＢＰ１、ならび
に１０の別のフ０ロセッサｃＰｏ・・Ｃ２０がパス系Ｂ
：Ｃ１ｖｉＹを介して共動する中央゛１ｌｉｌＪｌｌｌ
Ｉ装置が示されている。安全１の点でパス系は２乗に構
成されている（　１３　：　ＣＭＹｏ、１３　：ＣＭＹ
ｌ）。各フ０ロセッザは本来のプロセッサユニットＰＵ
の曲に各々１つのプロセッサコトのローカルメモリＬＭ
Ｙを備えている。

すべてのフ０ロセッザＢ　Ｐ／ＣＰは少なく−とも十分
な接続要求か生じたときに、同時に各々交換技術上のｅ
　ＭＥを行う、ｌＸ１ｌｌら発呼者および破呼者により
交換機に加えられた目下の要求を満たすための機能を行
う。

互いに実質的に同じ構造のペースプロセッサＢＰは作動
技術上および／または安全保護技術上の機能を行い、且
つ殊に高いトラヒック密度のどきは交換技術上の機能も
行う。他のプロセッサＣＰはこれに対し単に交換技術上
の機能を行う。ただし両ベースプロセッサＢＰは作動技
術上および／または安全保護技術上の機能を種線に行う
。例えば、両ベースプロセッサのうちの１つ、例えばＢ
ＰＯが、その都度主体になって処理を引き受け、他方第
２のイースフ０ロセツサ、この場合ＢＰＩは、その処理
能力を、必要に応じて第１′のベースプロセッサＢＰＯ
がも作動技術上および／または安全保護技術上の機能全
部を引き継ぐために空けておかれ、必要とあらば第２の
ベースプロセッサＢＰＩがすべての作動技術上および／
または安全保護技術上の機能を完全且つ迅速に引き継ぐ
ことかできるようになって℃・る。その際今度は第１の
ベースｙＯ。

セッサＢＰＯが、場合により後で改めて作動技術上およ
び／または安全保護技術上の機能を主体となって受け継
ぐために、容置を空けておく。

このベースプロセッサＢＰの２車化は安全性の点で必要
であり、これによりこの作動技術上および／または安全
保護技術上の機能を行うために常に申し分なく作動する
ベースプロセッサを利用できる。殊に緊急事態発生時に
、交換機を部分的または完全に遮断した後再び始動する
際に有利である。このようなときこの機能を他の任意の
プロセッサｃｐに受け継がせることはできな（・。なせ
なら殊に緊急す↓態発生時には、他のプロセッサＣＰの
中から、殊にｆ４ｉＪ述の交換機の再始動のために申し
分のないプロセッサを探し出すには十分な時間がないか
らである。

しかし作動技術−ヒおよび安全保護技術上の機能を実施
するのに、主体となって処理するベースプロセッサの全
能力が・ｚ・：〃なわけではなく、その能力のＸ′ｌｌ
）シか必要ない。従ってこの主処理中のベースプロセッ
サはなお能力の（１００−ｘ）％か空いており、この空
いた能力か交換技術上の機能の実施に利用される。

Ｘの値、つまり主体となって処理するベースプロセッサ
の作動技術および／または安全保護技術上のｅ能を行う
際の使用容量の大きさは、２つの異なる方法で定義する
ことかできる。

即ぢＸは主体となって処理中のベースプロセッサＢＰの
想定され得る最大使用容量忙相当する値に予め設定され
る。この場合、交換技術上の機能に用いられる残りの能
力（１００−ｘ）チは時間的に変化し７ない大きさであ
る。

あるいはまた、Ｘは、主となって処理しているベースプ
ロセッサの目下の使用８緻と考えることもできる。この
場合１」−Ｆの使用’ｄｂｔが、最も混んだ作動状況に
おいて生ずるこの主体となって処理中のベースプロセッ
サＢＰの最大使用ＭＬ　ｘ　（ｒｎａｘ　）％よりばる
かに小さいｎ］能性もある。このような場合、該当の主
体となって処理中のベースプロセッサの他に主体となっ
て処理をしなし・他方のベースプロセッサも、各々その
能力の最大（１００−ｘ）％を交換技術上の機能のため
に用いることができる。しかし緊急事態にお（・ては作
動技術上および／または安全保護技術上の機能のために
必要な容量はしけしば極めて扁いので、安全性の点から
は主体となって処理中のメインベースプロセッサならひ
に従のサブベースプロセッサの、使用８敏は（１０［］
−Ｘ　）％より小さい方か有利である、これにより両ペ
ースプロセッサＢＰのうちの一方σ）ベースプロセッサ
、つまりは主体となって処理中のベースプロセッサだけ
で、どの時点でも完全に単独ですべての作動技術上およ
び／または安全保護技術上のｅ能を引と受けることかて
きるようになる。

原則的に、該当の主体となって処理するベースプロセッ
サＢＰは作動技術上の機能と安全保護技術上の機能とを
同時に行うことかてき、殊しこ十分ｊｒ　ｉｍ　能力を
ηするｔｊ４尚のフ０ロセツサかベースプロセッサＢＰ
として用いられている場合にはそうである。

殊に作動技術トおよび安全保護技術上の磯１ｊ巨が総合
的に、単に１つのベースプロセッサたけではほとんど実
施できないほどに大きい場合、例えは交換機を後で拡張
した場６・、例えは１Ｌ話交換機で加入者を５００００
から１ｏｏｏｏ。

に拡張した場合、２対のベースゾロセッサＢＰを設け、
これらのうち第１の対が殊に作動技術上の機能を実施し
、第２の対か殊に安全保護技術上の機能を実施するよう
にすると都合がよい。

その際これらの対の各々において、２つのプロセッサの
うちの一方が主体となって処理し、同じ時点で曲刃のプ
ロセッサは主体となって処理せず、主体となつ−（の処
理機能を引き謎けるようにその容量が相応に空けておか
れる。

図示の実施例では単に２つのθｒ定の、実質的に同じ構
造のベースゾロセッサＢＰが設けられており、これらは
交換技術−ヒの機能の他に作動技術−ヒＦ６よび／また
は安全保護技術」二の機能を行う。これら両ベースフ０
ロセツサＢＰの計算容量の最大（１００−ｘ）％をいつ
でも付加的に交換技術上の機能に用い得ることにより、
全プロセッサ（ＢＰ／ＣＰ）の能力を最大限活用するこ
とができる。従って本発明の構成により、交換技術上の
機能のために極めて扁い容量を利用できるようにするた
めに、プロセッサとして極めて僅かなノ・−ドウエアを
設けれはよくなる。

図示の実施例では、すべての７°ロセツサＢ　Ｐ。

ＣＰはハードウェア面で・各々同じ構造を有することが
でき、即ち全く同しチソフ０かも作ることができる。

図示の実施例では既述のように、パスＢＣＭＹに接続さ
れた主記憶装置ＣＭ　Ｙか４つの異なるメモリバンクＭ
ＢＯ・１ｖｌＨ３から成り、さらにこれらバンクは各々
安全性の点から２東に構成されている。原理」二ずべて
の７０ロセノサＢＰ、ＣＰ、ＩＯＣはパス系Ｉ３　：　
ＣＭＹを介して主記憶装置ＣＭＹのずべ−このデータな
いし主記憶装置のバンクＭＢのすべてσ）データにアク
セスできる。たたしこれは例えはアドレス指定によりア
クセス権か辱えられたときに限られる。

図はさらに周辺装置Ｍ　Ｂ　Ｇを示しており、これらの
周辺装置ＭＢＣは、例えは空き線選択、通話路通し接続
、シグナリング等の機能の範囲で、間接的または直接的
に交侠機回路網のへ路に作用する。これらの周辺装置Ｍ
　Ｂ　Ｇもここでは２車に構成されており、これを線路
の交叉により示した。周辺装置べは図示の実施例におい
ては各々固有の１０装置１０Ｐ：ＭＢを備えている。サ
ラにローカルパスＢ：ＩＯＣには別の同様のｉｏ装置■
０ＰＩＪ′−接続されており、この■０装置ＩＯＰは各
々別の同様の周辺装置に接続されているが、見易くする
ため別の周辺装置は示していない。

これらの１０装置Ｉ　ＯＬ）　：　Ｍ　Ｂ・・ＩＯＰな
いシソのローカルパス１３：ＩＯＣはＩＯプロセッサｌ
０Ｃ（図には１０ｃＯ：ｌ０ＣＩな示す）を介してバス
系Ｂ：ＣＭＹと接続されて℃・る。

図中の・・は、さらに同様のＩＯ７°ｒＪセソザエＯセ
ッ（特に大規模交換機の場合は）設り゛られ５ることを
示ず。

周辺装置：　Ｍ　Ｂ　（）は各々異なるプロセッサＢＰ
。

ＣＰに、場合により異なる割当で接続ｃｌ能であり、お
よび／または中央の主記憶装置ＣＭＹないしはそのメモ
リバンクＭＢの一部にも本発明により接続可能である。

この接続により、周辺装置ＭＢＧからの通報および／ま
たは質問ならびに周辺装置Ｍ　Ｂ　Ｃ）への通報および
／または質問を、通常作動期間および非常作動期間に行
うことかできる。その際周辺装置１．Ａ　Ｂ　Ｃ）の交
換技術上の通報および／または質問は、この周辺装置に
接続された■０ゾロ士ツサＩＯＣを介して、呼ごとに有
利には自律的（ａ＋ｉｔｏｎｏｍ　）ないし自動的に配
分される。これは各々該当のＩＯ装置１０Ｐが周辺装置
ＭＢＧから１つの呼を受けとったときに、この呼を発し
た周辺装置Ｍ　Ｂ　Ｇに、ゾロセッサＢＰ、ＣＰの１つ
をλり当てること、ないし主記憶装置の一稀ＣＭＹ／Ｍ
Ｂにバス系Ｂ：ＣＭＹを介して周辺１ｕ　！＃を、リリ
肖てることにより行なわれる。この特殊用７０ロセノザ
′繍よひ／または主地１．は装置の１つの１３殊１．’
ＣｆＸｌ＋分の該当周辺装置ＭＢＧへの割当ては、さも
に１つのデータフィールドに記憶される。その際このフ
ィールドも主記憶装置ＣＭＹのバンクＭ　Ｂ中に設ける
ことかできる。このデータフィールド＼の記憶により、
殊に呼を発した周辺装置ＭＢＣの各々該当のＩ　’Ｏ装
置ＩＯＰとの共通により、該当接続に所檎の周辺装置Ｍ
ＢＧの、この呼に続く通報または質問を、各々以前に割
当てられたのど同じプロセッサＣＰないし主記憶装置部
分ＭＢに送信できる。これによりこのゾロセッサないし
主記憶装置部分において交換技術上の機能および／また
は記録を継続することができる。

このような呼ごとの自律的割当てにより、すべてのプロ
セッサＢＰ、ＣＰに交換技術上の機能による負荷がほぼ
均等に加わるようになり、少なくともこの割当てにより
、その都度該当のプロセッサｃｐの目下の負荷に応じて
呼に続く通報および／または質問か、各々また充分に処
理谷鰍が空いているプロセッサによって迅速に処理され
得るようになる。

呼によりトリガされた交換技術上の機能の実施のための
プロセッサＢＰ、ＣＰの割当ては、循環的に行うことが
できる。ただｌ、その除１つのプロセッサＣＦ）、ＢＰ
が過負荷になるとこのプロセッサは循環的な割当てから
外される。データないし呼を循環的に該当プロセッサに
割当てること妃より、商度に均等に１０ロセツサに負荷
を加えられるようになる。ずべてのプロセッサに全般的
に急速に所定の部分負荷が加えられる。また誤りないし
誤った処理を行５　Ｉｎ向がプロセッサ（でおいて常に
迅速に検出されうるので、これにより、有オリにはプロ
セッサＢＰのうちの１つにより行なわれる作動技術上の
ｅ能を用いて該当の故障した７０ロセツサの動作を一時
的に停止し、また循環的な負荷配分の場合は各々サイク
ルから外すことかできる。その際例えは予備回路を用い
て（場合により部分的に）中央制和１１装置の自己イし
後を行い、記憶内容の救出を行うこともできる。

図示のようにバス系Ｂ　：　ＣＩＪ　Ｙに中央の主記憶
装置ＣＭＹな（・しそのメモリバンクＭ　１１か１を続
されて（・るとき、少なくとも幾つかの〕０ロセッサＢ
Ｐ、ＣＰまたはすべでの７０ロセツサＢ　Ｐ。

ＣＰがほぼ同時に、これらに各々割当てられたタイムス
ロットないし時間チャネルを介して時分割多重方式で主
記憶装置ｎ：　ＣＭ　ｙないしその一部にアクセスする
ことができる。このパス系Ｂ：ＣＭＹの時分割多−東動
作により、主記憶装置と任意のプロセッサＣＰないしＢ
Ｐとの間の比較的長い通信のたびに、他のプロセッサＣ
Ｐｘが主記憶装置ＣＭＹのデータへのアクセスを終了す
る迄、ないし主記憶装置にデータを薯込む迄待つ必要が
なくなる。従ってこの時分割条虫動作は、多くの各々異
なるタスクを受け取ったプロセッサが同時に並列に作動
されることを考えると、共通の記憶装置ζｉｃＭＹへの
アクセス時間の短縮に非常に有利である。殊に主記憶装
置が多数の互（・Ｋ独立１．、て動作するメモリ割切ｊ
部ないしデーコダを備えてし・るど角利であり、その際
それらのメモリ制作４１７７１１を各々１つの７０ロセ
ツサＣＰ、ＢＰＫ閲別に優先的に割当てるとよ（・。こ
れは殊に主記憶装置が多数の並列作動されるメモリバン
クＭＢから成る場合に有利である。その際時分割多重方
式で主記憶装置ＣＭＹへの１１ぼ同時のアクセスがなさ
れるとき、パス系Ｂ　：　ＣＭＹの貼々のタイムスロッ
トないし時間チャネルが各々メモリバンクＭＢの１つに
割当てられる。

このマルチゾロセッサ計算機の１固々のｂ　ｔｆ％　。

例えはプロセッサＢＰおよびＣＰ、バンクＭＢＯ ないし主記憶装置ＣＭＹ、％％〜プロセッサ１０Ｃ（こ
れは例えは種々異なる数のローカルバスＢ：ＩＯＣを有
することができる；し１」えはＯ 礼算プロセッサＩ　ＯＣＯの出力＋１］ｌｌ　Ｏ・・７
）の構造は、本発明によれは各々任意である。これらは
単に選択されたパス系Ｂ：ＣＭＹの一部に効し；逸合し
さえす才′シはよく、あるいはそｈかＴ”Ｊ目ｅなパス
系Ｂ：ＣＭＹであれは、パス系の構造ないし動作形式に
適合させられる。

プロセッサごとのローカルメモリＬ　Ｍ　Ｙには、主地
憶装ｆｆｔ　ＣＭ　ＹへのアクセスのＩＬｋ減のために
、ダイナミックな車装コードとローカルデータとか記憶
される。しかしプロセッサＢＰ、Ｃ，Ｐは各々自律的（
ａｕｔｏｎｏｍ　）ないしほぼ自律的なｔ１算機であっ
てもよく、このような計算機はバス系Ｂ：ＣＭＹを介し
て場合に応じて中央制御装置の他の機構と共動すること
もできる。

ペースプロセッサＢＰか担当する作動技術上および安全
保護技術上のタスクは、視点を変えれは比較的僅かな負
荷な生ずるにすき゛ないので、作動技術上および安全保
護技術上のタスクのために特別に複数のゾロセッサに負
荷割当てをする必要は一般的にはない。これに対し、交
換技術上の機能は作動技術上および安全保護技術上の機
能に比べてはるかに大きな規模なので、多数のプロセッ
サＣＰに対してペースゾロセッサＢＰは一般的に２つで
十分である。

周辺装置は技術的に単一機能の装置でもよく、また種々
異なる機能の比較的大きな複合体をなす周辺装置の特殊
な交換技術上の部分豐能を果すものでもよい。要求され
る高い利用度にもかかわらず、これら周辺装置ないし機
器は一般的に、これらの周辺装置自体が図示のように交
叉線を介して接続されているときは、２亀でない、即ち
単一のＩＯ装置ＩＯＰ：ＭＢ・・ＩＯＰを介して■０プ
ロセッサＩＯＣに接続ずれはよ（・０これらの工０装置
ＩＯＰおよび／またはこれに所属の■０プロセッサＩＯ
Ｃは、付加的に７０ロセツサＢＰ、ＣＰ、ＩＯＣや主記
憶装置ＣＭＹ／ＭＢへの制御不能なアクセス（これは誤
りに起因する）を阻止するため、の検査機能を有するこ
とかできる。

図示の実施例では、７０ロセッサＢＰ、ＣＰに、各々１
６　Ｍｂｙｔｅのアドレス領域を備えた５ＡＢ８０２８
６タイデのマイクロッ０ロセツサを用いた。全部で１２
のこれらのフ０ロセソサは各々２ＭｂｙｔｅのメモリＬ
ＭＹを備えて℃・る。ペースプロセッサだけでなくすべ
ての７０ロ七ソサは、誤り検出性能の改善のために２東
に、構成され、各各対単位でのみａ断可能である。この
プロセッサ対は同期作動される。書込みサイクルでは信
号が常に各対の主のプロセッサから取出され、胱出しサ
イクルでは苅の両フ０ロ七ツサに信号か供給される。

プロセッサに固有のローカルメモリと主記憶装置との区
別は、アドレスによって行われる、即ちプロセッサ固有
のローカルメモリに対して割当てられたアドレスは、こ
の該当のプロセッサ対に対する主記憶装置においては直
接には達し得ない。プロセッサ間の通信は緊急性の設定
すλ’＆％によりパヌ系を介して行うことができる。。

安全」二２亀に構成された、所属のローカルバスＢ：Ｉ
ＯＣおよび１０装置ＩＯＰを備えた１０プロセツサから
成るユニットは、通常発生ずる負荷を分担する。

ＩＯ装置ＩＯＰとプロセッサＢＰ、ＣＰとの間のデータ
交換は、以上述べた実施例では主地憶装（ｉ　ＣＭ　Ｙ
を介して行なわれ、その除プロセッサＩＯＣと１２て各
々８０８６タイフ０の構造を用いることかできる。

ローカルパスＢ：ＩＯＣも時分側条１方式で動作し、こ
れによりこのパスの伝送能力が著しく高まった。即ち２
番目のサイクルを最初のサイクルか終了する前に開始す
ることかできるようにしたのである。バス系１３：ｃＭ
Ｙのバスも安全性の点から２１に構成し、主記憶装置Ｃ
ＭＹないしその部分も図に略示するようにやはり２車に
構成した。図に付加的に示した線路の交叉は、成る構成
部分、例えはバス系の一部Ｂ・ＣＭＹｌが故障したとき
に、すべての対構成の装置において他方の部分への代替
か常１／ｌＬ行なえることを意味する。

通常の場合、バス系Ｂ　：　ＣＭ　Ｙの両バスは並列に
作動され、同じ情報を伝送する。バス系１３：　ＣＭＹ
は多重方式て４一つのタイムスロットで作動され、１つ
の交換（丹に幻し１２の〕０ロセツザＢＰ、ＣＰか用い
られる場合、目下のところこれで十分であった。４つの
タイムスロットは４つのメモリパンクＭＢ０・１４Ｂ３
に、各タイムスロットか１つの決まったメモリバンクに
割当てられるように割当てた。この構成は、数万の加入
者を有する電話交換（）（ヤにも十分であることがわか
った。またアービトレ・ｒジョン（ａｒｂ−１ｔｒａｔ
ｉｏｎ）　ヲ、タイムスロットをプロセッサＢＰ、ＣＰ
、ＩＯＣに割当てる前に、バス系の能力を高めるために
行なった。

周辺装置には０／Ｍ（オペレーション／保守）装置も含
めた。このＯ／Ｍ装置は中央制菌１装置では既にこれま
でしはしは用いられており、例えはシーメンス社の５Ｓ
Ｐ１１２Ｄタイプの中央制〕１Ｊ装置の解説である［チ
ルコムリポート（ｔｅｌｃｏｍ　ｒｅｐｏｒｔ）　Ｊ　
４　（１’９８’　１　）の付録ｒ−？イジタル交ＦＡ
　ｔｊｌ）　Ｅ　Ｖｔ’　Ｓ　１．’）　（Ｄｉｇｉ　
ｔｌ；−ｔｌ、ｔｌすｒ　ｍｉｔｔｌｕ−ｎｇｓｓｙｓ
ｔｅｍ）　Ｊに、周辺装置の機能についての詳細な説明
も記載されている。

発明の効果 本発明の構成により、多数のプロセッサないし計算機を
備えた極めて蚊雑な中央制御装置’Ｂの、ハードウェア
コストを僅かにすることかでき、さらに作動技術上の（
知能に関して極めて高い付順性と利用度を達成できる。

特許請求の範囲第２項記載の構成により、プロセッサの
能力を、各プロセッサか、各プロセッサに場合場合に応
じて割当てられる各々異なる交換技術上のタスクを実行
すべきときでも最大限活用できるようになる。

特許請求の範囲第３ｙ４記載の構成により、交換技術上
のタスクのプロセッサへの配分を僅力）なコストで迅速
に、且つ大抵のプロセッサなし・し計算機に比較的まれ
にしか１００φ使用容敬が生じな（・ように行うことか
できる。

特許請求の範囲第４項記載の構成により、）０ロセソサ
固有のメモリへの各々同一の情報の記憶を大幅に制限す
ることかできるので、主記憶装置およびゾロセッサ固有
のメモリの総合記憶容敵を、ゾロセッサ固有のメモリた
け設けられている場合に比へて小さくでき、にもかかわ
らず複数のゾロセッサか共通の主記憶装置にほぼ同時に
アクセスできるようになる。

特許請求の範囲第５項記載のｔｆｆ）成により、柚独異
なるプロセッサがほぼ同期に主記憶装置ｉ／、ｉと共働
する１県のアクセス時間か極めて短かくなる。

【図面の簡単な説明】

図は本発明の中央制御装置の実施例のブロック回路図で
ある。 ＢＰＯ，ＢＰｌ　：ベースフ０ロセツサ、ｃｐ。 ・・・ｃｐ９　：プロセッサ、ＬＭＹ：ローカルメモリ
、Ｂ　：　ＣＭＹ　：バス系、Ｍ　Ｂ　Ｇ　：周辺装置
、ＩＯＰ：ＩＯ装置、ＩＯｃ：１０プロセツサ、ＣＭＹ
　：主記憶装置、ＭＢ：メモリバンク第１頁の続き ０発　明　者　クラウス・シュライア　ド泊−−セ ン連邦共和国ペンッペルク・ノネンヴアルトシュトラ８
アー

Claims (1)

1. 【特許請求の範囲】 １、個々に固有のメモ’Ｊ　（ＬＭＹ　）を有すること
   ができるが固有のメモリを必ずしも有しなくてよい、多
   数の、交換技術上の機能を分担して行うプロセッサ（Ｂ
   Ｐ、ＣＰ）と、該プロセッサ（ＢＰ、ＣＰ）か接続され
   ている中央バス系（Ｂ：ＣＭＹ）とを備えた、交換機の
   中央Ｉｎ１１両装置において、２つの所定の、同じ構造
   のベースプロセッサを設け、即ちベースプロセッサ（Ｂ
   Ｐ）のみ付加的に作動技術上および／または安全保護技
   術上の機能を行う、即ち、 第１のペースプロセッサ（ＢＰＯ）、つまり両ベースプ
   ロセッサのうちの主体となって処理する、ペースプロセ
   ッサたけが目下の作動技術上および／または安全保護技
   術上の機能を行い、しかもそのために第１のペースプロ
   セッサの処理番量の一部、つまりｘ％が使用され、第１
   のベースプロセッサはその処理容置の（１００−ｘ）％
   迄なお交換技術上の機能を引き受けることができ、 他方の第２の、主体となって処理を行う状り後で第１の
   、それまで主体となっ−Ｃ処理していたベースプロセッ
   サ（ＢＰＯ）から、作動技術−ヒおよび／または安全保
   護技術上の主体となって処理していた機能を受け継ぐｔ
   こめに空けておかれ、 従って第２のペースプロセッサ（ＢＰＩ）の側ても、主
   処１′１４を受け継＜’　＋１ｉ１に、各々七の８鍛の
   最大（１００−ｘ）％迄交換技術−ヒの機能を引き受け
   ることかて゛きることを特徴とする、交換機の中央制餌
   １皆置。 ２、交換技術上の周辺装置（Ｍ　Ｂ　ａ　）の少なくと
   も一部が■０装置（ｒｏｐ）とＩＯプロセッサ（ＩＯＣ
   ）とを介してパス系（Ｂ：ＣＭＹ）に接続されており、
   パス系（Ｂ　：　ＣＭＹ）には主記憶装置（ＣＭＹ）が
   接続されており、 前記周辺装置（ＭＢＧ）は交換機網の線路に作用し、通
   報および／または質問のために、種々異なる７０ロセツ
   サ（、ＢＰ、ＣＰ）に割当てられて、および／または主
   記憶装置（ＣＭＹ）に接続可能であり、この周辺装置の
   交換技術上の通報および／または質問は自律的に周辺装
   置のＩＯ装Ｒ（：ｔｏｐ）を介して呼ごとに配分され、 この配分は、各々該当のＩＯ装置（１０Ｐ）が呼を受け
   とったとぎに、発呼している周辺装置（ＭＢＣ）を、プ
   ロセッサ（ＢＰ、ＣＰ）の１つ、および／または主記憶
   装置（ＣＭＹ）の一部な（・し主記憶装置の１つのメモ
   リパンク（ＭＢ）に割当てるかないしはパス系（Ｂ：Ｃ
   ＭＹ）を介して割当て、同時にこの割当てをデータフィ
   ールドに記憶することにより行われ、 従って該当周辺装置（ＭＢＣ））の各々該当のＩＯ装置
   （ＩＯＰ）を用いて、該当周辺装置（ＭＢＧ）のこの呼
   に続く通報および／または質問−を各々同じプロセッサ
   （ＢＰ、、ＣＰ）ないし同じ主記憶装置部分（ＭＢ）に
   送ることができる、特許請求の範囲第１舅記載の交換機
   の中央制ｎ１ｉ１装置。 ３、　交換技術上の機能を行うフ０ロセツサ（ｃｐ。 ＢＰ）の選択ないし割当てか通常循環的に行なわれ、 １つのプロセッサ（１３Ｐ、ＣＰ）が過負イ′Ｌｉｉに
   なると、このプロセッサか循環的選択から除外される特
   許請求の範囲第２墳記載の交換機の中央制す１４１装置
   、。 ４、　パス系（Ｂ：ＣＭＹ）に中央主配憶装置ｉ’ｆ、
   　（ＣＭＹ）が接続されており、少なくとも幾つかのプ
   ロセッサ（ＢＰ、ＣＰ）かほぼ同時に、これらプロセッ
   サに割当てられたタイムスロットないし時間チャネルを
   介して時分割多重方式で主記憶装置（ＣＭＹ　）にアク
   セスする特許請求の範囲第１項゛または第２項または第
   ６項記載の交換機の中央制能１装置。 ５、主記憶装置（ＣＭＹ）が複数の並列作動されるメモ
   リパンク（ＭＢ）から成り、主記憶装置（ＣＭＹ）への
   ほぼ同時のアクセスの際、個々のタイムスロットないし
   時間チャネルが、各々１つのメモリパンク（ＭＢ）に割
   当てられる特許請求の範囲第４項記載の交換機の中央制
   １ｉｌｌｌ装置。