JPS6091489A - 静電対策ｉｃカ−ド - Google Patents
静電対策ｉｃカ−ドInfo
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- JPS6091489A JPS6091489A JP58197626A JP19762683A JPS6091489A JP S6091489 A JPS6091489 A JP S6091489A JP 58197626 A JP58197626 A JP 58197626A JP 19762683 A JP19762683 A JP 19762683A JP S6091489 A JPS6091489 A JP S6091489A
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- JP
- Japan
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- varistor
- card
- varister
- substrate
- electrode
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07745—Mounting details of integrated circuit chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、外部端子に静電気が作用しても、カード本
体内のＩＣが破損しないようにした静電対策ＩＣカード
に関するものである。
体内のＩＣが破損しないようにした静電対策ＩＣカード
に関するものである。
従来のＩＣカードにおいては、静電気対策が施されてい
なかったため、カード本体表面の外部端子に静電気が作
用すると、カード本体内部のＩＣが破損するという大き
な欠点があった。
なかったため、カード本体表面の外部端子に静電気が作
用すると、カード本体内部のＩＣが破損するという大き
な欠点があった。
これを解決するため、第１図に示すようにＩＣ１とグラ
ンド端子２を結ぶ線と、ＩＣ１と他の外部端子３を結ぶ
配線の間にバリスタ素子（ツェナーダイオード）４ｖ実
装する方法が考えられた。
ンド端子２を結ぶ線と、ＩＣ１と他の外部端子３を結ぶ
配線の間にバリスタ素子（ツェナーダイオード）４ｖ実
装する方法が考えられた。
この方法では、グランド端子２以外の外部端子３に、バ
リスタ素子４のしきい値を超える高電圧の静電荷が作用
すると、バリスタ素子４のツェナー特性により、電流が
グランドに流れ、静電気によるＩＣカードの破損が防止
される。
リスタ素子４のしきい値を超える高電圧の静電荷が作用
すると、バリスタ素子４のツェナー特性により、電流が
グランドに流れ、静電気によるＩＣカードの破損が防止
される。
一方、各外部端子３に正規の電圧または信号が供給され
た時は、その電圧がしきい値以下であるため、バリスタ
素子４（ツェナーダイオード）には、電流を流さない。
た時は、その電圧がしきい値以下であるため、バリスタ
素子４（ツェナーダイオード）には、電流を流さない。
しかし、この方法においては、静電対策上効果のあるバ
リスタ素子４を用いると、寸法が大きすぎて、ＩＣカー
ド（Ｈさ０．７６１１ＩＩｌ±ｌＯチ）に内蔵すること
ができない欠点を有していた。また、仮に小型で高性能
のバリスタ素子４が現れても、各バリスタ素子４ｖ、各
端子間をつなぐように結線することは、実装技術上困難
である。
リスタ素子４を用いると、寸法が大きすぎて、ＩＣカー
ド（Ｈさ０．７６１１ＩＩｌ±ｌＯチ）に内蔵すること
ができない欠点を有していた。また、仮に小型で高性能
のバリスタ素子４が現れても、各バリスタ素子４ｖ、各
端子間をつなぐように結線することは、実装技術上困難
である。
この発明は、これらの欠点を除去するため、薄いバリス
タ材料から成る単一基板上に、バリスタ電極および配−
パターンを印刷したバリスタ回路を用い、ＩＣカード内
に容易に内蔵できるようにしたことｌｌ’ｊｐ＃徴とし
ている。以下この発明について詳細に説明する。
タ材料から成る単一基板上に、バリスタ電極および配−
パターンを印刷したバリスタ回路を用い、ＩＣカード内
に容易に内蔵できるようにしたことｌｌ’ｊｐ＃徴とし
ている。以下この発明について詳細に説明する。
第２図はこの発明の一実施例を示す要部の裏面図である
。この図で、５はバリスタ電極であり。
。この図で、５はバリスタ電極であり。
グランド端子２．外部端子３．バリスタ電極５は、いず
れもバリスタ材料で作られた単一基板６に接続固定され
、バリスタ回路７を構成している。なお、８はＩＣ１と
グランド端子２．外部端子３とを結ぶ配線である。
れもバリスタ材料で作られた単一基板６に接続固定され
、バリスタ回路７を構成している。なお、８はＩＣ１と
グランド端子２．外部端子３とを結ぶ配線である。
第３図は第２図におけるＩＣ１およびバリスタ回路１等
をカード本体９に埋め込んだ状態の断面図を示す。
をカード本体９に埋め込んだ状態の断面図を示す。
ＩＣ１等の全ての部品は、カード本体ＳＶ＜りぬいた部
分１０に内蔵される。ＩＣ１は、基板１１の上に固定さ
れている。グランド端子２．外部端子３は、バリスタ材
料で作られた単一基板６を買通し、ふた１２に設けられ
た穴１３Ｙ通して外部と接する。Ｉだ、バリスタ電極５
は、カード本体９と単一基板６との間に入れられる。
分１０に内蔵される。ＩＣ１は、基板１１の上に固定さ
れている。グランド端子２．外部端子３は、バリスタ材
料で作られた単一基板６を買通し、ふた１２に設けられ
た穴１３Ｙ通して外部と接する。Ｉだ、バリスタ電極５
は、カード本体９と単一基板６との間に入れられる。
上記の４１ｉ１成において、外部端子３に正規の電圧の
信号が加わると、電圧がしきい愼より低いため、′＃Ｌ
流はＩＣ１と外部端子３０間欠流れる。ところが、高電
圧の静電負荷が外部端子３に加わると、バリスタ電極５
と単一基板６は、バリスタとして働き、電流は単一基板
６に流れ込む。このため、ＩＣ１は、高電圧による破損
をまぬがれる。
信号が加わると、電圧がしきい愼より低いため、′＃Ｌ
流はＩＣ１と外部端子３０間欠流れる。ところが、高電
圧の静電負荷が外部端子３に加わると、バリスタ電極５
と単一基板６は、バリスタとして働き、電流は単一基板
６に流れ込む。このため、ＩＣ１は、高電圧による破損
をまぬがれる。
単一基板６に用いられるバリスタ材料としては、バリス
タ特性が優れており、しきい値電圧が自由にとれるＺｎ
Ｏが適している。また、バリスタ電極５としては Ｎｉ
、Ｃｒが挙げられる。
タ特性が優れており、しきい値電圧が自由にとれるＺｎ
Ｏが適している。また、バリスタ電極５としては Ｎｉ
、Ｃｒが挙げられる。
また、第２図に示す部分（Ｊ！１１め込む部分）の加工
に関しては、単一基板６にグランド端子２．外部端子３
を埋めた後、バリスタ電極５を蒸着すれば良く、ワイヤ
ボンデインダを行う場合に比較して容易である。
に関しては、単一基板６にグランド端子２．外部端子３
を埋めた後、バリスタ電極５を蒸着すれば良く、ワイヤ
ボンデインダを行う場合に比較して容易である。
第４図、＃Ｉ５図はこの発明の他の実施例を示す要部の
平面図と、それをカード本体Ｂに埋め込んだ状態の断面
図であり、バリスタ回ｖ６１のバリスタ動作を確実にす
るために、バリスタ電極５に対向する導電板１４を単一
基板６０表面に設けたものである。
平面図と、それをカード本体Ｂに埋め込んだ状態の断面
図であり、バリスタ回ｖ６１のバリスタ動作を確実にす
るために、バリスタ電極５に対向する導電板１４を単一
基板６０表面に設けたものである。
すなわち、第４図のように、導電板１４は外部端子３に
は接触しないようにし、グランド端子２には接続するよ
うｖｃ単一基板６０表面に設けられる。したがって、第
５図のようにバリスタ電極５と導電板１４とは単一基板
６ｔはさんで対向する形となるため、バリスタ作用を確
実に行わせることができる。
は接触しないようにし、グランド端子２には接続するよ
うｖｃ単一基板６０表面に設けられる。したがって、第
５図のようにバリスタ電極５と導電板１４とは単一基板
６ｔはさんで対向する形となるため、バリスタ作用を確
実に行わせることができる。
以上説明したようにこの発明は、バリスタ材料からなる
単−基板圧、バリスタ電極を形成したバリスタ回路を用
いるため、以下の利点がある。
単−基板圧、バリスタ電極を形成したバリスタ回路を用
いるため、以下の利点がある。
（１） 厚さ０．７６ ｎ±１０俤のＩＣカードへの実
装が容易である。
装が容易である。
（２）薄いが１面積は広くとれるため、高電圧ｅ高負荷
の静電気からＩＣを守ることができる。
の静電気からＩＣを守ることができる。
（３）蒸着によりバリスタ回路と端子を結合することが
できるため、加工が容易である。
できるため、加工が容易である。
（４） グランド端子、外部端子、バリスタ回路が一体
となっているため、カード本体への埋め込み作業が容易
である。
となっているため、カード本体への埋め込み作業が容易
である。
ｉｉｉ！１図は従来の静電対策ＩＣカードの例、第２図
はこの発明の一実施例を示す要部の裏面図、第３図は第
２図に示される要部なカード本体に埋め込んだ状態ｌ示
す断簡図、第４＠はこの発明の他の実施例を示す要部の
平面図、第５図は第４図に示す要部をカード本体に埋め
込んだ状態を示す断面図である。 図中、１はＩＣ，２はグランド端子、３は外部端子、４
はバリスタ素子、５はバリスタ電極、６は単一基板、７
はバリスタ回路、８は配線、９はカード本体、１１は基
板、１２はふた、１３は穴である。
はこの発明の一実施例を示す要部の裏面図、第３図は第
２図に示される要部なカード本体に埋め込んだ状態ｌ示
す断簡図、第４＠はこの発明の他の実施例を示す要部の
平面図、第５図は第４図に示す要部をカード本体に埋め
込んだ状態を示す断面図である。 図中、１はＩＣ，２はグランド端子、３は外部端子、４
はバリスタ素子、５はバリスタ電極、６は単一基板、７
はバリスタ回路、８は配線、９はカード本体、１１は基
板、１２はふた、１３は穴である。
Claims (1)
- カード本体表面にグランド端子と外部端子を有するＩＣ
カードにおいて、前記カード本体内のＩＣと前記外部端
子およびグランド端子とを結ぶ配線と、バリスタ材料で
構成されるとともに前記グランド端子に接続された薄い
単一基板に前記外部端子とバリスタ用電極とを形成した
バリスタ回路を前記カード本体内に封入したことを特徴
とする静電対策ＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197626A JPS6091489A (ja) | 1983-10-24 | 1983-10-24 | 静電対策ｉｃカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197626A JPS6091489A (ja) | 1983-10-24 | 1983-10-24 | 静電対策ｉｃカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091489A true JPS6091489A (ja) | 1985-05-22 |
Family
ID=16377609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197626A Pending JPS6091489A (ja) | 1983-10-24 | 1983-10-24 | 静電対策ｉｃカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091489A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193283A (ja) * | 1985-02-20 | 1986-08-27 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
| FR2788882A1 (fr) * | 1999-01-27 | 2000-07-28 | Schlumberger Systems & Service | Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif |
| JP2009516888A (ja) * | 2005-11-22 | 2009-04-23 | ショッキング テクノロジーズ インコーポレイテッド | 電圧感応状態遷移誘電体材料を用いる無線通信デバイス |
| US7896660B2 (en) | 2009-01-15 | 2011-03-01 | J.S.T. Mfg. Co., Ltd. | IC card |
| US9208931B2 (en) | 2008-09-30 | 2015-12-08 | Littelfuse, Inc. | Voltage switchable dielectric material containing conductor-on-conductor core shelled particles |
-
1983
- 1983-10-24 JP JP58197626A patent/JPS6091489A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193283A (ja) * | 1985-02-20 | 1986-08-27 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
| FR2788882A1 (fr) * | 1999-01-27 | 2000-07-28 | Schlumberger Systems & Service | Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif |
| WO2000045434A1 (fr) * | 1999-01-27 | 2000-08-03 | Schlumberger Systemes | Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif |
| US7208822B1 (en) | 1999-01-27 | 2007-04-24 | Axalto Sa | Integrated circuit device, electronic module for chip cards using said device and method for making same |
| JP2009516888A (ja) * | 2005-11-22 | 2009-04-23 | ショッキング テクノロジーズ インコーポレイテッド | 電圧感応状態遷移誘電体材料を用いる無線通信デバイス |
| US9208931B2 (en) | 2008-09-30 | 2015-12-08 | Littelfuse, Inc. | Voltage switchable dielectric material containing conductor-on-conductor core shelled particles |
| US7896660B2 (en) | 2009-01-15 | 2011-03-01 | J.S.T. Mfg. Co., Ltd. | IC card |
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