JPS609145A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置の製造方法、詳しくは多層配線体を
平坦化して製造する方法に関する。

（２）技術の背景 半導体集積回路の集積度を高める目的で、基板上に設け
られた例えばアルミニウム（八β）の１層目配線体の上
に１層目絶縁層を形成し、この１層目絶縁層の上に２層
目配線体を設け、２層目配線体の上に２層目絶縁層を設
け、順次かかる工程を繰り返し行なって多層配線体を形
成することが行われる。

（３）従来技術と問題点 上記した多層配線体の形成においては、１層目、２層目
９０．の絶縁層の表面が平坦であることが要求される。

かかる要求に答えるためにいくつかの方法が提案された
。その１は第１図の概略断面図に示されるバイアス・ス
パッタ装置を用いてなすバイアス・スパッタ法であり、
同図において１はその内部でバイアス・スパッタが行わ
れるチャンバ、２ばターゲット（例えば二酸化シリコン
（Ｓｉ０２）のガラス）、３はその上に基板４が載置さ
れた電極を示し、基板４の上には１層目配線体５が説明
のため誇張して示される。この１層目配線体の上にＳｉ
Ｏ２で１層目絶縁層を形成しようとするものである。

電極３ば一１００ｖ〜−３００ｖにバイアスされ、ター
ゲット２がのせられた電極は高周波電源６に連結され、
またチャンバ１は排気ロアから図示しない真空ポンプに
連結する。

操作においては、チャンバ１を一度１Ｏ−７Ｔｏｒｒ程
度の真空にひいた後で、アルゴン（＾ｒ）またはＡｒ＋
　０２　（１％）を導入し、高周波マグネトロン放電に
よってターゲツト材であるガラスをＡｒ＋によってたた
き出し、基板４上に５ｉ０２膜を成長させる。基板は前
記の如＜　−１００Ｖ〜−３００ｖにバイアスをかけら
れているから、基板上の５ｉ０２もエツチングされなか
ら５ｉ０２膜が成長する。

かかるバイアス・スパッタ法は従来の化学気相成長法（
ＣＶＤ法）または物理気相成長法（ＰＶＤ法）に代って
用いられるものである。ＣＶＤ法またはＰＶＤ法（例え
ばスパック）で１層目配線体の上に絶縁膜を成長する場
合（なお第２図以下において既に図示した部分と同じ部
分は同一符号を付して示す）、５ｉ０２膜８はＩＮ目配
線体５の上表面の上だけでなくその両側面上にも成長し
、その結果、８ａで示す如き不連続面が形成され、それ
は絶縁不良の原因となる。

そこでバイアス・スパッタ法が注目されるようになった
が、前記したエツチングは１層目配線体５の両側面上の
ＳｉＯ＋はエツチングされにくいが、配線体５および基
板４上のＳｉＯ＋はエツチングされ易いために、ＳｉＯ
２膜８は第３図に示される如くに成長し、第２図に示し
た不連続面についての問題は解決される。

しかしバイアス・スパッタにおいては、バイアス電圧と
成長膜との間には次の問題がある。第４図を参照すると
、その（ａｌには基板４に設けられた１層目配線体５の
上にバイアス・スパッタ法でＳｉＯ２膜８を成長したと
きの状態が示され、このとき配線体５の上のＳｉＯ２膜
８の高さをＴ１基板４上の５ｉ０２膜８の高さをＡとし
たとき、５ｉ０２欣８の平坦化率はＡ／Ｔで表され、こ
の平坦化率とバイアス電圧の関係は第４図（ｂ）の線図
で示される関係にあることが確認された。線図に見られ
る如く、平坦化率は一３００ｖで１の値に達し、５ｔ０
２膜８の表面は完全に平坦になる。

ところが、５ｔＯ２膜８の成長速度とバイアス電圧との
間には第５図の線図に示される関係があることが確認さ
れている。すなわち、バイアス電圧が負の方向に大にな
るにつれて成長速度は減少する。従って、平坦化率を１
にすべく一３００Ｖのバイアスをかけると、ＳｉＯ＋膜
の成長に時間がかかり過ぎる点に問題がある。

絶縁層を平坦化する他の方法は例えば燐・シリケート・
ガラス（ＰＳＧ）で絶縁層を形成するときレジストを用
いる方法である。第６図（ａｌを参照すると、基板４に
設けた１層目配線体５の上にＰＳＧ膜９がＣＶＤ法で成
長されている。このＰＳＧ膜９を平坦化するには全面に
レジスト層１０を例えばスピンコード（回転塗布）法で
形成する。次いで、レジストとＰＳＧのエツチング速度
が同じになるような条件下で全面エツチングすると、前
記した如くレジストとＰＳＧのエツチング速度が条件付
けられているので、前記エツチングは図に点線で示すと
ころまで平坦な表面を形成しつつ進行する。次いで第６
図（ｂｌに示す如く更にＰＳＧ膜９ａを成長し、このＰ
ＳＧ膜９ａにコンタクト窓１１を窓開きする。

かかる技術においては、レジストとＰＳＧのエツチング
速度が同じになるような条件を設定することが難しく、
工程数が多い点に問題がある。

絶縁層を平坦化する更に他の方法は、配線体上に有機物
例えばポリイ、ミドを塗布することである。

有機物は表面が平坦になる如く塗布することは可能であ
るが耐湿性に問題があり、また分極によって特性変動が
発生するおそれもある。

以上説明した如く、多層配線体の平坦化特にその絶縁層
の平坦化について満足すべき方法は未だ確定されない状
況にある。

（４）発明の目的 本発明は上記従来の問題に鑑み、基板上の１層目配線体
／１層目絶縁１ｉｔ／２層目配線体／２層目絶縁層３９
．の多層配線体を形成する際に、配線体の上に平坦な絶
縁層を形成する方法を提供することを目的とする。

（５）発明の構成 そしてこの目的は本発明によれば、基板上に形成された
１層目配線体の上にバイアス・スパッタ法により絶縁層
を形成し、この絶縁層の突出部を基板の横方向から行わ
れるイオンミリングによって除去し、しかる後に全面に
絶縁膜を成長することを特徴とする半導体装置の製造方
法を提供することによって達成される。

（６）発明の実施例 以下本発明実施例を図面によって詳説する。

第７図に本発明の方法を実施する工程における配線体と
絶縁層の断面図が示される。第７図（ａｌには基板４上
に形成されたｉの１層目配線体５が示される。

前記したバイアス・スパッタにおいて、−１００Ｖのバ
イアスをかけて５ｉ０２膜８を成長すると、５ｉ０２の
成長は早いが配線体５の上で５ｉ０２膜８は図示の如く
突出部８ｂをもって成長することが確認された。

次に、基板４に対し横方向から１０°〜２０″の角度で
中性原子を加速して５ｉ０２膜８にたたきつけるイオン
ミリング（条件：　０．５Ａ＋　２ＫＶ＋　０．５ｍ　
ｔｏｒｒ）によって５ｉ０２膜の突出部８ｂを除去する
（第７図（Ｃ））。このイオンミリングにおいてはレジ
ストが不要であり、公知のイオンミリング装置を用いて
なすことができる利点がある。第７図（Ｃ１に示す状態
で、５ｉ０２膜８の表面はかなりの程度に平坦化されて
いる。

次に第７図（ｄｌに示される如く、スパッタによってＳ
ｉＯ＋膜１２（ＰＳＧ膜であってもよい）を成長する。

引続き２層目配線体を形成し、以下上記した工程を繰り
返す。

上記したバイアス・スパッタ、イオンミリングおよびＳ
ｉＯ２膜（またはＰＳＧ膜）のスパックはすべて同一装
置内で実施可能である。また、最初に成長したＳｉＯ２
膜の平坦化は、レジスト等を用いることなくなしうるの
で、手番が早くなる利点がある。また、イオンミリング
によると分布のよい平坦化が実現される利点がある。

（７）発明の効果 以上詳細に説明した如（、本発明によれば、多層配線体
の形成において、絶縁膜が手番を早く、平坦化の分布が
良好に平坦な表面をもって成長されうるので、半導体集
積回路の製造歩留りと信頼性の向上に効果大である。

【図面の簡単な説明】

第１図はバイアス・スパッタ装置の概略断面図、第２図
はＣＶＤ法で成長された絶縁膜の断面図、第３図はバイ
アス・スパッタ法で成長された絶縁膜の断面図、第４図
はバイアス電圧と絶縁膜の平坦化率の関係を示す図、第
５図はバイアス電圧と成長速度の関係を示す図、第６図
は従来技術による絶縁膜の成長を説明する断面図、第７
図は本発明の方法を実施する工程における配線体と絶縁
膜の断面図である。 １−・・チャンバ、２−ターゲット、３−・−電極、４
−・基板、５−１層目配線体、６−・−高周波電源、７
−排気口、８−・５ｉＯｚ膜、９−ＰＳＧ膜、１０−・
レジスト層、１１−・−コンタクト窓、１：ｌ’−３ｉ
Ｏ２膜（またはＰＳＧ膜） 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 基板上に形成された１層目配線体の上にバイアス・スパ
   ッタ法により絶縁層を形成し、この絶縁層の突出部を基
   板の横方向から行われるイオンミリングによって除去、
   し、しかる後に全面に絶縁膜を成長することを特徴とす
   る半導体装置の製造方法。