JPS6083300A - 誤動作検出回路 - Google Patents
誤動作検出回路Info
- Publication number
- JPS6083300A JPS6083300A JP58191483A JP19148383A JPS6083300A JP S6083300 A JPS6083300 A JP S6083300A JP 58191483 A JP58191483 A JP 58191483A JP 19148383 A JP19148383 A JP 19148383A JP S6083300 A JPS6083300 A JP S6083300A
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- JP
- Japan
- Prior art keywords
- circuit
- node
- memory cell
- output
- inverter
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、読出し専用メモリを有する半導体集積回路の
電源電圧の変動による誤動作を防止するための誤動作検
出回路に関する。
電源電圧の変動による誤動作を防止するための誤動作検
出回路に関する。
近年、電子式卓上計算機に代表されるように各種′電子
機器において低消費電力化の要求が極めて強く、その一
つの方向として電源′屯圧の低電圧化が進んでいる。し
かし、′電源電圧の低電圧化が進むにつれ、論理回路の
動作限界′電圧レベルと゛電画電圧との差が小さくなり
＝ ′ａ ４’ｉ ′ｌｉｔ圧の変動による誤動作が問
題となってきた。
機器において低消費電力化の要求が極めて強く、その一
つの方向として電源′屯圧の低電圧化が進んでいる。し
かし、′電源電圧の低電圧化が進むにつれ、論理回路の
動作限界′電圧レベルと゛電画電圧との差が小さくなり
＝ ′ａ ４’ｉ ′ｌｉｔ圧の変動による誤動作が問
題となってきた。
第１図はこの問題を説明するため、１ｔＬ諒４圧の変動
波形を示したものである。図は接地電位を基準として−
ＶＤＤなる電画幅圧の場合を示しており。
波形を示したものである。図は接地電位を基準として−
ＶＤＤなる電画幅圧の場合を示しており。
ｒＯ〕源屯圧が１回路の正常動作限界のしきい値＋に圧
−ＶＴまで変動すると回路の誤動作が生ずる。電源電圧
が第１図の曲線すのごとく、−ｖＴ以上まで変動し、電
源がオフしたとみなされる電圧−■ｏｆｆまで達し、そ
の後書ひ正常電圧−ＶＤＤに復帰したときには、電源再
投入と同様になり、初ＪｖＪ ’Ｊ上セツトｇ号等によ
り初期状態となり間、ｉ’＋１はない。
−ＶＴまで変動すると回路の誤動作が生ずる。電源電圧
が第１図の曲線すのごとく、−ｖＴ以上まで変動し、電
源がオフしたとみなされる電圧−■ｏｆｆまで達し、そ
の後書ひ正常電圧−ＶＤＤに復帰したときには、電源再
投入と同様になり、初ＪｖＪ ’Ｊ上セツトｇ号等によ
り初期状態となり間、ｉ’＋１はない。
しかし、′ｌ−１！諒゛醒圧が第１図の曲線ａのように
、−Ｖアに達した後−■。ｆｆまでは変化せずに、正常
電圧−ＶＤＤに復帰した場合には、誤動作の結果がクリ
アされないため表示出力において異常な出力がなされる
などの現象が生ずる。
、−Ｖアに達した後−■。ｆｆまでは変化せずに、正常
電圧−ＶＤＤに復帰した場合には、誤動作の結果がクリ
アされないため表示出力において異常な出力がなされる
などの現象が生ずる。
以上の問題は、′畦子弐卓上計算機等の表示出力の４＋
：ｌ恨らずその他面子機器の回路、とりわけ出力に顕著
であり、このような異常が生ずるたびに操作者が、新た
に外ｊｆ、ＩＩ、からキー人力等によってリセットをか
けなりればｆｆらず、甚だ不都合である。
：ｌ恨らずその他面子機器の回路、とりわけ出力に顕著
であり、このような異常が生ずるたびに操作者が、新た
に外ｊｆ、ＩＩ、からキー人力等によってリセットをか
けなりればｆｆらず、甚だ不都合である。
このような・（モ源屯圧の変動による半導体集積回路の
誤動作は、特に読出し専用メモリ（以下、ＲＯＭという
。）を廟する電子機器の場合、このｒｔＯＭの読出しに
醗りを生ずることが大きな原因となっている。すなわち
、従来のＩｔ ＯＭを有する半導体集積回路は電源電圧
の変動により回路が誤動作するという欠点がある。
誤動作は、特に読出し専用メモリ（以下、ＲＯＭという
。）を廟する電子機器の場合、このｒｔＯＭの読出しに
醗りを生ずることが大きな原因となっている。すなわち
、従来のＩｔ ＯＭを有する半導体集積回路は電源電圧
の変動により回路が誤動作するという欠点がある。
本発明の目的は、上記欠点を除去することにより、醒源
電圧の変動が回路の誤動作を生ずる電圧に達する前に電
源電圧の変動を検出し、正常電圧復帰時に回路を初期状
態に設定するりセット信号を出力する誤動作検出回路を
提供することにある。
電圧の変動が回路の誤動作を生ずる電圧に達する前に電
源電圧の変動を検出し、正常電圧復帰時に回路を初期状
態に設定するりセット信号を出力する誤動作検出回路を
提供することにある。
本９６明の誤動作検出回路１・誌、ゲルト刀・第１の電
源に共通接続され、複数個の縦続接続されたー導成型の
絶縁ゲート型゛屯界効果トランジスタからなるタミーメ
モリセル部と、 ドレインが＋？ｉＪ記タミーメモリセ
ル部の一端にソースが第２の電源にゲートがクロック信
号にそれ七れ接続された一畳屯型の第ｌの絶縁チーｌ−
型１界効釆トランジスタと。
源に共通接続され、複数個の縦続接続されたー導成型の
絶縁ゲート型゛屯界効果トランジスタからなるタミーメ
モリセル部と、 ドレインが＋？ｉＪ記タミーメモリセ
ル部の一端にソースが第２の電源にゲートがクロック信
号にそれ七れ接続された一畳屯型の第ｌの絶縁チーｌ−
型１界効釆トランジスタと。
ドレインが前記タミーメモリセル百）の・曲端にソース
がｊ汐１也嵐鼠にケートか自ｉ己クロック１８号にそれ
ぞれ接続された逆尋也型の第２の杷紘ケート型＋Ｉ＋界
効果トランジスタと、前記ダミーメモリセル部の他端を
入力端として前り己凋２の・電源の７５ｒ定の′電圧変
動を検出する亀′ｍ、喝圧変動検出回路と、該畦源屯圧
変’ＪｄＪ＋＝出回路の出力を入力としり七ント信号を
発生するリセット１８号元生回路とを含むことから構成
される。
がｊ汐１也嵐鼠にケートか自ｉ己クロック１８号にそれ
ぞれ接続された逆尋也型の第２の杷紘ケート型＋Ｉ＋界
効果トランジスタと、前記ダミーメモリセル部の他端を
入力端として前り己凋２の・電源の７５ｒ定の′電圧変
動を検出する亀′ｍ、喝圧変動検出回路と、該畦源屯圧
変’ＪｄＪ＋＝出回路の出力を入力としり七ント信号を
発生するリセット１８号元生回路とを含むことから構成
される。
〔実施し１ｊの説明〕
以下、本発明の実施例について区間を診照して説明する
。
。
第２図は本発明の一実施例の回路図である。
本実施例は、ケートが接地電位に共通接続され。
複数個の縦続接続されたｎチャネル型の１＼ｔＯＳトラ
ンジスタ（以下１口■〜ｓ ｏ ｓ ’ｒという、）か
らなるタミーメモリセル部７と、トレインがタミーメモ
リセル笥背の一端にソースが亀街叶Ｍにゲートがクロッ
ク信号φ２にそれぞれ接、ＪされたｎＭ。
ンジスタ（以下１口■〜ｓ ｏ ｓ ’ｒという、）か
らなるタミーメモリセル部７と、トレインがタミーメモ
リセル笥背の一端にソースが亀街叶Ｍにゲートがクロッ
ク信号φ２にそれぞれ接、ＪされたｎＭ。
ＳＴ１と、トレインがダミーメモリセル部７の他端（節
点Ｎ、）にソースが接地１延位にゲートがり点Ｎｌを入
力端として電源−■の所定の′幅圧変動を検出する電源
電圧変動検出回路１２と、ル伽電圧変動検出回路１２の
出力を入力としりセント信号を発生するリセッＨＭ号発
生回路１３とを含むことから構成される。
点Ｎ、）にソースが接地１延位にゲートがり点Ｎｌを入
力端として電源−■の所定の′幅圧変動を検出する電源
電圧変動検出回路１２と、ル伽電圧変動検出回路１２の
出力を入力としりセント信号を発生するリセッＨＭ号発
生回路１３とを含むことから構成される。
そして電源゛電圧変動検出回路１２は、入力が節点Ｎ１
に出力が節点Ｎ２にそれぞれ接続されたインバータ８と
、入力が節点Ｎ２に出力が節点Ｎｌにそれぞれ接続され
たインパーク９と、入力が節点Ｎ２に接続されたインバ
ータ１０と、インバータ１０の出力を入力としタロツク
信号φ０により出力を節点Ｎ３を介してリセット信号発
生回路１３に入力するＤ型フリップフロップ１１とから
なっている。
に出力が節点Ｎ２にそれぞれ接続されたインバータ８と
、入力が節点Ｎ２に出力が節点Ｎｌにそれぞれ接続され
たインパーク９と、入力が節点Ｎ２に接続されたインバ
ータ１０と、インバータ１０の出力を入力としタロツク
信号φ０により出力を節点Ｎ３を介してリセット信号発
生回路１３に入力するＤ型フリップフロップ１１とから
なっている。
又、ｎＭＯ８Ｔ２〜５はＲＯＭセル（図示していない。
）と同等の構成をとり、実際のＲＯＭの段数によりその
個数は増減するものとする。そしてケートが接地電位に
接続されているので常に導通状態にある。
個数は増減するものとする。そしてケートが接地電位に
接続されているので常に導通状態にある。
次に、本実施例の動作をＳ第３図に示す動作りイミング
チヤードを用いて説明する。電源−■が正常幅圧レベル
にある場合（第３図でｌ１１１の期間）、クロック信号
φ１がロウレベル（以下、％ｌ＋という。）のとき、ｌ
）ＭＯ８Ｔ６が導通、ｎＭＯ８Ｔ１は非導通となるので
、■ＩＪ点Ｎ１０屯位はハイレベル（以下゛Ｈ１ｌとい
う。）となる。続いてクロック信号φＰが、”Ｈ″′に
なると、ｐＭＯ８Ｔ６は非導通、ｎＭＯ８ＴＩは導通状
態となり１節点Ｎ１は“Ｌ”、インバーター８の出力節
点Ｎ ２ ｒＪ、 ”Ｈ”となり、インバータ１０の出
力は”Ｌ”となる。クロック信号φ０が′１１”になっ
たときに、フリップフロップ１１はインバータ１０の出
力１１ＬＰＩを読込み、フリップフロップ１１の出力は
、電源−Ｖが正常電圧レベルにある間は常にＬ″のまま
である。
チヤードを用いて説明する。電源−■が正常幅圧レベル
にある場合（第３図でｌ１１１の期間）、クロック信号
φ１がロウレベル（以下、％ｌ＋という。）のとき、ｌ
）ＭＯ８Ｔ６が導通、ｎＭＯ８Ｔ１は非導通となるので
、■ＩＪ点Ｎ１０屯位はハイレベル（以下゛Ｈ１ｌとい
う。）となる。続いてクロック信号φＰが、”Ｈ″′に
なると、ｐＭＯ８Ｔ６は非導通、ｎＭＯ８ＴＩは導通状
態となり１節点Ｎ１は“Ｌ”、インバーター８の出力節
点Ｎ ２ ｒＪ、 ”Ｈ”となり、インバータ１０の出
力は”Ｌ”となる。クロック信号φ０が′１１”になっ
たときに、フリップフロップ１１はインバータ１０の出
力１１ＬＰＩを読込み、フリップフロップ１１の出力は
、電源−Ｖが正常電圧レベルにある間は常にＬ″のまま
である。
次に、ＶｔＪｆＡ、−Ｖの中、圧が’４４１図の−Ｖｉ
すなわち、回路が誤動作する直前の電圧まで変動したと
する。このときＩＮ、＃は■ｚとなる。クロック信号φ
ＰがＬＩＴのとき、−ＶＺは−Ｖ丁よりも低いのて、ｐ
ＭＯ８Ｔ６は導通状１メ、１にありｍ Ｍｌｆ点Ｎ１は
’１１” 、節点Ｎ２は”Ｌ”すなわち−■ｚとなる。
すなわち、回路が誤動作する直前の電圧まで変動したと
する。このときＩＮ、＃は■ｚとなる。クロック信号φ
ＰがＬＩＴのとき、−ＶＺは−Ｖ丁よりも低いのて、ｐ
ＭＯ８Ｔ６は導通状１メ、１にありｍ Ｍｌｆ点Ｎ１は
’１１” 、節点Ｎ２は”Ｌ”すなわち−■ｚとなる。
クロック信号φＰがＬ１１から’ｉ ｌ”になると、ｎ
へ４０ＳＴｌはｇｍが小さいので、抵抗大となり節点ｌ
の′電位は第３図のＴ２の期間に示したように、インバ
ータ８を反転させるのに必要な一■Ｔ以下とはならず、
その結果節点Ｎ１の論理レベルは、クロック信号φＰが
Ｌ″のときのままとなる。
へ４０ＳＴｌはｇｍが小さいので、抵抗大となり節点ｌ
の′電位は第３図のＴ２の期間に示したように、インバ
ータ８を反転させるのに必要な一■Ｔ以下とはならず、
その結果節点Ｎ１の論理レベルは、クロック信号φＰが
Ｌ″のときのままとなる。
同様に、インパーク８．ｌＯの出力もそれぞれ１１１、
＃ 、ＨＨ”となり、このとき、フリップフロップ１１
の出力は ｔｔＬ″からＨ”へ変化し、これによりリセ
ット信号発生回路１３がリセット信号を発生し１回路ｆ
ｆｉ ＩＪ上セツトる。
＃ 、ＨＨ”となり、このとき、フリップフロップ１１
の出力は ｔｔＬ″からＨ”へ変化し、これによりリセ
ット信号発生回路１３がリセット信号を発生し１回路ｆ
ｆｉ ＩＪ上セツトる。
なお、上記実施例においては、タミーメモリセルをｎＭ
Ｏ８Ｔで構成した場合を説明したが、ダミーメモリセル
をｐＭＯ８Ｔてイ１つ成した場合にも本元明が適用でき
ることＣよもち論である。
Ｏ８Ｔで構成した場合を説明したが、ダミーメモリセル
をｐＭＯ８Ｔてイ１つ成した場合にも本元明が適用でき
ることＣよもち論である。
以上、詳＋ｌｌに説明したように１本元明によれは。
市源山、圧の変動を検知し、リセ７Ｘｉ＜号により回路
が誤動作を生ずる前にリセットされることにより１回路
を初期状態に設定でき、外１１１回路および外部入力を
必要とすることツバ＜、正常ｒＵ源血圧復帰時に表示等
の異常出方を生ずるなどの回路の誤動作を防止でき、そ
の効果は大きい。
が誤動作を生ずる前にリセットされることにより１回路
を初期状態に設定でき、外１１１回路および外部入力を
必要とすることツバ＜、正常ｒＵ源血圧復帰時に表示等
の異常出方を生ずるなどの回路の誤動作を防止でき、そ
の効果は大きい。
第１図は″１１１．源亀圧の変動の様子を示す説明１ヌ
１゜第２図は本発明の−実り爪側の回Ｉｌｊ図、弔３図
はその動作タイミンクチャートである。 １〜５・・・・・・ｎチャネルＭＯＳトランジスタ、６
・・・・・・ｐチャネルＭＯＳトランジスタ、７・・間
タミーメモリセル部、８〜１０・・・・ インバータ、
月・・・・・・Ｄ型フリップフロップ、１２・・・由電
源電圧変動検出回路、１３・・曲リセット（ｔ＋号っ＾
生回路。 φ。、φ２・・・・・・クロック信号。 代理人 弁理士 内 原 晋乙“°′□・。 ＼ぐ
１゜第２図は本発明の−実り爪側の回Ｉｌｊ図、弔３図
はその動作タイミンクチャートである。 １〜５・・・・・・ｎチャネルＭＯＳトランジスタ、６
・・・・・・ｐチャネルＭＯＳトランジスタ、７・・間
タミーメモリセル部、８〜１０・・・・ インバータ、
月・・・・・・Ｄ型フリップフロップ、１２・・・由電
源電圧変動検出回路、１３・・曲リセット（ｔ＋号っ＾
生回路。 φ。、φ２・・・・・・クロック信号。 代理人 弁理士 内 原 晋乙“°′□・。 ＼ぐ
Claims (1)
- ケートが第ｌの電源に共通接続され、複数個の縦続接続
された一導電型の絶縁ゲート型電界効果トランジスタか
らなるタミーメモリセル部と、ドレインが前６己タミー
メモリセル部の一端にソースが第２の・低源にゲートが
クロック信号にそれぞれ接続された一導電型の第１の絶
縁ゲート型電界効果トランジスタと、ドレインが前記ダ
ミーメモリセル部の他端にソースが前記第１の電源にゲ
ートが前記クロック１ｇ号にそれぞれ接続された逆導電
型の第２の絶縁ゲート型電界効果トランジスタと、前記
タミーメモリセル部の他ｙ１１４を入力端として前ｉｉ
２第２の電源の所定の′電圧変動を検出する”ｔｔｆＭ
、 電圧変動検出回路と、該亀＃１屯圧変動検出回路の
出力を入力としリセット信号を発生するリセット信号発
生回路とを含むことを特徴とする続出し専用メモリを有
する半導体集積回路の誤動作検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191483A JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191483A JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083300A true JPS6083300A (ja) | 1985-05-11 |
| JPH0222477B2 JPH0222477B2 (ja) | 1990-05-18 |
Family
ID=16275393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191483A Granted JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61277330A (ja) * | 1985-05-30 | 1986-12-08 | 日本電気株式会社 | 電源切換回路 |
| JPH01136260A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 半導体集積装置 |
-
1983
- 1983-10-13 JP JP58191483A patent/JPS6083300A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61277330A (ja) * | 1985-05-30 | 1986-12-08 | 日本電気株式会社 | 電源切換回路 |
| JPH01136260A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 半導体集積装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222477B2 (ja) | 1990-05-18 |
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