JPH01136260A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH01136260A JPH01136260A JP62297073A JP29707387A JPH01136260A JP H01136260 A JPH01136260 A JP H01136260A JP 62297073 A JP62297073 A JP 62297073A JP 29707387 A JP29707387 A JP 29707387A JP H01136260 A JPH01136260 A JP H01136260A
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- JP
- Japan
- Prior art keywords
- circuit
- memory circuit
- output
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000007257 malfunction Effects 0.000 abstract description 9
- 230000002265 prevention Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置、特に読出し専用記憶回路を内
蔵し、電源電圧低下時にこの記憶回路からの誤出力によ
る誤動作を防止ができる半導体集積装置に関する。
蔵し、電源電圧低下時にこの記憶回路からの誤出力によ
る誤動作を防止ができる半導体集積装置に関する。
読出し専用記憶回路の出力データで制御される半導体集
積装置は、通常、電源電圧が低下するとこの記憶回路の
読出し速度が低下し、正しいデータが読出されなくなり
、誤動作を起こす様になる。
積装置は、通常、電源電圧が低下するとこの記憶回路の
読出し速度が低下し、正しいデータが読出されなくなり
、誤動作を起こす様になる。
従来、この種の誤動作を防ぐ技術として、あらかじめ、
正常動作する下限の電源電圧を設定しておき、電源電圧
が設定電圧以下に下がった場合に、電源電圧検出回路に
よって装置全体をリセットする方法が多用されている。
正常動作する下限の電源電圧を設定しておき、電源電圧
が設定電圧以下に下がった場合に、電源電圧検出回路に
よって装置全体をリセットする方法が多用されている。
しかし、ＭＯＳトランジスタで構成された集積装置にお
いて、上述した電源電圧検出回路を実現する場合に、装
置の動作下限電圧と、検出電圧との相関をとることが容
易でなく、この検出電圧の精度を良くするには、検出回
路が複雑になり、さらにデバイスのパラメータを安定度
良く生産する必要があり、良品の歩留りが悪くて集積装
置が高価になるという欠点がある。
いて、上述した電源電圧検出回路を実現する場合に、装
置の動作下限電圧と、検出電圧との相関をとることが容
易でなく、この検出電圧の精度を良くするには、検出回
路が複雑になり、さらにデバイスのパラメータを安定度
良く生産する必要があり、良品の歩留りが悪くて集積装
置が高価になるという欠点がある。
本発明の目的は、正規の記憶には使用しない補助記憶回
路を設けて、読出しの都度この回路からの出力の誤りの
有無を検査することにより、製造が容易で安定度の高い
誤動作防止回路を有する半導体集積回路を提供すること
にある。
路を設けて、読出しの都度この回路からの出力の誤りの
有無を検査することにより、製造が容易で安定度の高い
誤動作防止回路を有する半導体集積回路を提供すること
にある。
本発明の半導体集積装置は、読出し専用記憶回路を有す
る半導体集積装置において、前記読出し専用記憶回路と
同一ワード長の１ビット出力の前記読出し専用記憶回路
の読出し時に同時に読出される補助記憶回路と、この補
助記憶回路の出力を前記半導体集積装置の動作停止信号
として利用するシステムリセット回路とを有して構成さ
れる。
る半導体集積装置において、前記読出し専用記憶回路と
同一ワード長の１ビット出力の前記読出し専用記憶回路
の読出し時に同時に読出される補助記憶回路と、この補
助記憶回路の出力を前記半導体集積装置の動作停止信号
として利用するシステムリセット回路とを有して構成さ
れる。
一般に読出し専用記憶回路を有する半導体集積装置が正
常に動作する下限の電源電圧は、読出し専用記憶回路の
読出し速度で制限されることが多く、記憶回路の規模が
大きくなるほどその影響は著くなる。また、読出し専用
記憶回路の読出し速度は、そのデータ線上に配置された
データの有無に対応したトランジスタの数に影響され、
電源電圧の低下時には配置されたトランジスタ数の一番
多いデータが最初に正確に読出されなくなる。そこで、
本発明はその半導体集積装置に設けられる主記憶回路と
同一のワード長の１ビット出力の補助記憶回路を設け、
データ線上の全ビットにトランジスタを配置することで
、主記憶回路より先にデータが正確に読出せなくなるこ
とを利用して装置の動作を停止するものである。
常に動作する下限の電源電圧は、読出し専用記憶回路の
読出し速度で制限されることが多く、記憶回路の規模が
大きくなるほどその影響は著くなる。また、読出し専用
記憶回路の読出し速度は、そのデータ線上に配置された
データの有無に対応したトランジスタの数に影響され、
電源電圧の低下時には配置されたトランジスタ数の一番
多いデータが最初に正確に読出されなくなる。そこで、
本発明はその半導体集積装置に設けられる主記憶回路と
同一のワード長の１ビット出力の補助記憶回路を設け、
データ線上の全ビットにトランジスタを配置することで
、主記憶回路より先にデータが正確に読出せなくなるこ
とを利用して装置の動作を停止するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成図である。図において
アドレスデコーダにより制御される主記憶回路１と補助
記憶回路２とが設けられていて、主記憶口ｌｉ！８１の
１ワードのビット数と同数のデータ線は１ワードのビッ
ト数と同数のそれぞれの出力ラッチ回路３に入力され、
その出力は出力データとして半導体集積装置の動作制御
回路へ入力される。一方、補助記憶回路２のデータ線も
このデータ線に対応する出力ラッチ回１ｉ’８３に入力
され、その出力はシステムリセット回路４に入力され、
その出力はリセット信号として半導体集積装置の動作制
御回路へ入力される。
アドレスデコーダにより制御される主記憶回路１と補助
記憶回路２とが設けられていて、主記憶口ｌｉ！８１の
１ワードのビット数と同数のデータ線は１ワードのビッ
ト数と同数のそれぞれの出力ラッチ回路３に入力され、
その出力は出力データとして半導体集積装置の動作制御
回路へ入力される。一方、補助記憶回路２のデータ線も
このデータ線に対応する出力ラッチ回１ｉ’８３に入力
され、その出力はシステムリセット回路４に入力され、
その出力はリセット信号として半導体集積装置の動作制
御回路へ入力される。
第２図は第１図の回路構成の一例を示す回路図、第３図
は第２図の主要点のタイミングチャートで、以下第３図
を参照して第２図の動作を説明する。先ず、正常な電源
電圧における読出し時には、プリチャージ信号によりプ
ラチャージ用Ｐｃｈトランジスタ５を介してデータ線７
がすべて高電位に充電される。このときアドレス線６は
全て高電圧にされるが、次にプリチャージ期間中にその
うちの１本だけが低電位とされる。プリチャージが終了
すると、低電位になったアドレス線６上にＮｃｈ）ラン
ジスタが配置されたデータ線７は、Ｎｃｈ）ランジスタ
がオフ状態となって高電位を保持し、Ｎｃｈトランジス
タが無いデータ線７は低電位に放電される。次に、リー
ドエナーブル信号が出力ラッチ回路３に与えられ、デー
タ線７の電位がそれぞれの出力ラッチ回路３にラッチさ
れる。
は第２図の主要点のタイミングチャートで、以下第３図
を参照して第２図の動作を説明する。先ず、正常な電源
電圧における読出し時には、プリチャージ信号によりプ
ラチャージ用Ｐｃｈトランジスタ５を介してデータ線７
がすべて高電位に充電される。このときアドレス線６は
全て高電圧にされるが、次にプリチャージ期間中にその
うちの１本だけが低電位とされる。プリチャージが終了
すると、低電位になったアドレス線６上にＮｃｈ）ラン
ジスタが配置されたデータ線７は、Ｎｃｈ）ランジスタ
がオフ状態となって高電位を保持し、Ｎｃｈトランジス
タが無いデータ線７は低電位に放電される。次に、リー
ドエナーブル信号が出力ラッチ回路３に与えられ、デー
タ線７の電位がそれぞれの出力ラッチ回路３にラッチさ
れる。
ところで電源電圧が低下した場合には、Ｎｃｈトランジ
スタのオン抵抗が大きくなるため、第３図の点線で示す
ように高電位から低電位への放電時間が長くなり、低電
位であるべきところを高電位としてラッチしてしまい、
誤ったデータで装置が制御されるため誤動作を起こすこ
とになる。この場合、補助記憶回路２の出力は正常に読
出されているときは、低電位であり、電源電圧が低下す
ると一番最初に正常に読出されなくなり、高電位とｄる
。従って補助記憶回路２の出力を装置の動作停止信号と
して利用することで装置が誤動作を起こす前に装置の動
作を停止させることが可能となる。
スタのオン抵抗が大きくなるため、第３図の点線で示す
ように高電位から低電位への放電時間が長くなり、低電
位であるべきところを高電位としてラッチしてしまい、
誤ったデータで装置が制御されるため誤動作を起こすこ
とになる。この場合、補助記憶回路２の出力は正常に読
出されているときは、低電位であり、電源電圧が低下す
ると一番最初に正常に読出されなくなり、高電位とｄる
。従って補助記憶回路２の出力を装置の動作停止信号と
して利用することで装置が誤動作を起こす前に装置の動
作を停止させることが可能となる。
以上説明したように本発明によれば、主記憶回路のデー
タ線のビット数と同一の補助記憶回路を設けるだけで、
電源電圧の低下による誤動作の検出力ができ、従来の複
雑な電源電圧検出回路が不要になるという効果がある。
タ線のビット数と同一の補助記憶回路を設けるだけで、
電源電圧の低下による誤動作の検出力ができ、従来の複
雑な電源電圧検出回路が不要になるという効果がある。
また、デバイスのパラメータの情報が得られなくても、
主記憶回路よリ、補助記憶回路の読出し速度が確実に遅
くなり、集積装置の動作下限電圧において、装置の動作
を停止させることを容易に実現する効果がある。
主記憶回路よリ、補助記憶回路の読出し速度が確実に遅
くなり、集積装置の動作下限電圧において、装置の動作
を停止させることを容易に実現する効果がある。
第１図は本発明の一実施例の構成図、第２図は第１図の
その回路構成の一例を示す回路図、第３図は第２図の主
要点のタイミングチャートである。 １・・・主記憶回路、２・・・補助記憶回路、３・・・
出力ラッチ回路、４・・・システムリセット回路、５・
・・プリチャージ用Ｐｃｈトランジスタ、６・・・アド
レス線、７・・・データ線。
その回路構成の一例を示す回路図、第３図は第２図の主
要点のタイミングチャートである。 １・・・主記憶回路、２・・・補助記憶回路、３・・・
出力ラッチ回路、４・・・システムリセット回路、５・
・・プリチャージ用Ｐｃｈトランジスタ、６・・・アド
レス線、７・・・データ線。
Claims (1)
- 読出し専用記憶回路を有する半導体集積装置において、
前記読出し専用記憶回路と同一ワード長の１ビット出力
の前記読出し専用記憶回路の読出し時と同時に読出され
る補助記憶回路と、この補助記憶回路の出力を前記半導
体集積装置の動作停止信号として利用するシステムリセ
ット回路とを有することを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297073A JPH01136260A (ja) | 1987-11-24 | 1987-11-24 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297073A JPH01136260A (ja) | 1987-11-24 | 1987-11-24 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01136260A true JPH01136260A (ja) | 1989-05-29 |
Family
ID=17841857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297073A Pending JPH01136260A (ja) | 1987-11-24 | 1987-11-24 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01136260A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083300A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 誤動作検出回路 |
-
1987
- 1987-11-24 JP JP62297073A patent/JPH01136260A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083300A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 誤動作検出回路 |
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