JPS6083082A - 複数画像の同時表示方法 - Google Patents
複数画像の同時表示方法Info
- Publication number
- JPS6083082A JPS6083082A JP58191629A JP19162983A JPS6083082A JP S6083082 A JPS6083082 A JP S6083082A JP 58191629 A JP58191629 A JP 58191629A JP 19162983 A JP19162983 A JP 19162983A JP S6083082 A JPS6083082 A JP S6083082A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- memory
- plane
- gradation
- images
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はイメージディスプレイ装置に係り、特に３次元
アドレッシングメモリに格納された複数の画像を重畳し
て表示したり、又は複数の画像を瞬時に切り替えて表示
することを可能とする複数画像の同時表示方法に関する
。
アドレッシングメモリに格納された複数の画像を重畳し
て表示したり、又は複数の画像を瞬時に切り替えて表示
することを可能とする複数画像の同時表示方法に関する
。
（ｂ）従来技術と問題点
画像等のイメージデータを表示するイメージディスプレ
イ装置には２次元アドレッシングメモリのビットプレー
ンを階層的に重ねた３次元アドレッシングメモリを持ち
、複数の画像を前記各ピッ１−プレーンに格納し、該各
ピノ１−プレーンに格納された画像をピントプレーン毎
に切り替えて読出し、該続出した画像を表示したり、各
ヒントプレーンの画像を同時に読出して重畳して表示し
たりしている。従来のディスプレイ装置は前記各ビット
プレーンの画像を同時に読出して重畳して表示する場合
、合成回路を用いる必要があり、ハードウェアの構成が
複雑で経済的でないという欠点がある。
イ装置には２次元アドレッシングメモリのビットプレー
ンを階層的に重ねた３次元アドレッシングメモリを持ち
、複数の画像を前記各ピッ１−プレーンに格納し、該各
ピノ１−プレーンに格納された画像をピントプレーン毎
に切り替えて読出し、該続出した画像を表示したり、各
ヒントプレーンの画像を同時に読出して重畳して表示し
たりしている。従来のディスプレイ装置は前記各ビット
プレーンの画像を同時に読出して重畳して表示する場合
、合成回路を用いる必要があり、ハードウェアの構成が
複雑で経済的でないという欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、２５６種類の階調
表示を指示するルックアップテーブルを利用し、該テー
ブルの階調レヘルを指示するピノ１−に市みを与え、該
ヒントの重みを参照することニヨリ、前記３次元アドレ
ッシングメモリのヒントプレーンの積層方向、即ちワー
ド方向のメモリアドレッシングを自動的に行い、合成回
路を用いずに必要とする複数画像を切り替えて表示した
り、あるいは複数画像を重畳して表示する複数画像の同
時表示方法を提供することにある。
表示を指示するルックアップテーブルを利用し、該テー
ブルの階調レヘルを指示するピノ１−に市みを与え、該
ヒントの重みを参照することニヨリ、前記３次元アドレ
ッシングメモリのヒントプレーンの積層方向、即ちワー
ド方向のメモリアドレッシングを自動的に行い、合成回
路を用いずに必要とする複数画像を切り替えて表示した
り、あるいは複数画像を重畳して表示する複数画像の同
時表示方法を提供することにある。
（ｄ）発明の構成
本発明の構成は画像等のイメージデータをｎ種類の階調
で表示し得るイメージディスプレイ装置において、前記
階調を指示するｍビットの各ビ・ノドに重み付りを行い
、該各ピッ１−の重みにより表示するイメージデータを
記憶するメモリのビットプレーンの選択を行うようにし
たものである。
で表示し得るイメージディスプレイ装置において、前記
階調を指示するｍビットの各ビ・ノドに重み付りを行い
、該各ピッ１−の重みにより表示するイメージデータを
記憶するメモリのビットプレーンの選択を行うようにし
たものである。
（ｅ）発明の実施例
第１図は本発明の一実施例を説明するイメージディスプ
レイ装置のブロック図である。上位装置からイメージデ
ータが入力を経て転送されて来る。
レイ装置のブロック図である。上位装置からイメージデ
ータが入力を経て転送されて来る。
直列／並列（Ｓ ／ ｌ） ）変換回路１０は直列信号
で転送されて来るイメージデータを並列信号に変換し、
一旦ハノファ１１に格納する。マイクロプロセツサ１７
は制御記憶１８のプログラムにより動作し、アドレス制
御回路］９を経てメモリ１２を制御し、バッファ１１か
らイメージデータを読取り、各ビットプレーンに格納す
る。メモリ１２の表示したいイメージデータが同一構成
の表示メモリ１３に制御回路２０により続出される。こ
こでメモリ１２及び表示メモリ１３の構成を説明する。
で転送されて来るイメージデータを並列信号に変換し、
一旦ハノファ１１に格納する。マイクロプロセツサ１７
は制御記憶１８のプログラムにより動作し、アドレス制
御回路］９を経てメモリ１２を制御し、バッファ１１か
らイメージデータを読取り、各ビットプレーンに格納す
る。メモリ１２の表示したいイメージデータが同一構成
の表示メモリ１３に制御回路２０により続出される。こ
こでメモリ１２及び表示メモリ１３の構成を説明する。
第２図は３次元アドレッシングメモリの構成例を示す図
で、メモリ１２及び表示メモリ１３の構成例である。本
実施例はビットプレーンが８の場合を示す。１〜８は各
ヒツトブレーンであり、通常一つのビットプレーンに一
つの画像を格納する。
で、メモリ１２及び表示メモリ１３の構成例である。本
実施例はビットプレーンが８の場合を示す。１〜８は各
ヒツトブレーンであり、通常一つのビットプレーンに一
つの画像を格納する。
従って各ビットプレーンには夫々異なる画像を記憶する
ことも、同一画像を記憶することも可能である。
ことも、同一画像を記憶することも可能である。
制御回路２０の制御により表示メモリ１３から読出され
たイメージデータはルックアップテーブル１４により各
画素を示ずヒツトの表示輝度レベル、即ち階調が与えら
れる。この階調は入力回路２１から入るオペレータの指
示により決定される。
たイメージデータはルックアップテーブル１４により各
画素を示ずヒツトの表示輝度レベル、即ち階調が与えら
れる。この階調は入力回路２１から入るオペレータの指
示により決定される。
ルックアップテーブル１４の階調指示は８ビツトを用い
ているため１階調から最大２５６階ｌａｄまで１階調毎
に可変することが出来る。ルックアップテーブル１４に
より階調を与えられた各ヒソｔ−はディジタル／アナロ
グ（Ｄ／Ａ）変換回路１５でアナログ信号に変換され表
示部１６のブラウン管で指示された階調により各ピノ１
−１即ち各画素毎に指定された輝度レベルにより表示さ
れる。
ているため１階調から最大２５６階ｌａｄまで１階調毎
に可変することが出来る。ルックアップテーブル１４に
より階調を与えられた各ヒソｔ−はディジタル／アナロ
グ（Ｄ／Ａ）変換回路１５でアナログ信号に変換され表
示部１６のブラウン管で指示された階調により各ピノ１
−１即ち各画素毎に指定された輝度レベルにより表示さ
れる。
第３図は本発明の一実施例を説明する図である。
第３図は前記ルックアップテーブル１４０階調を指示す
る８ピツ１〜の各ビットに夫々重み付けをしたものであ
る。そして各ビットが夫々第２図に示す３次元アドレッ
シングメモリの各ヒソ１−プレーンを指示するようにし
たものである。例えば第１ビツトがビットプレーンの１
を、第２ビン！−がピッ１へプレーンの２を、第３ビン
１〜がピノ１−プレーンの３を、第４ヒソＩ−がヒツト
プレーンの４を、第５ビン１〜カヒソ１−プレーンの５
を、第６ビソトがピッ１−プレーンの６を、第７ビソ１
−かピントプレーンの７を、第８ビツトがビットプレー
ンンの８を夫々指示するものとする。そして各ピノ１−
の重みは第８ビツトが２°で第７ビソトが２′で第６ビ
ノＩ−が２２で第５ピッ１−が２３で第４ピノＩ・が２
″で第３ヒントが２′で第２ヒノ１−が２′′で第１ピ
ツＩ・が２７である。
る８ピツ１〜の各ビットに夫々重み付けをしたものであ
る。そして各ビットが夫々第２図に示す３次元アドレッ
シングメモリの各ヒソ１−プレーンを指示するようにし
たものである。例えば第１ビツトがビットプレーンの１
を、第２ビン！−がピッ１へプレーンの２を、第３ビン
１〜がピノ１−プレーンの３を、第４ヒソＩ−がヒツト
プレーンの４を、第５ビン１〜カヒソ１−プレーンの５
を、第６ビソトがピッ１−プレーンの６を、第７ビソ１
−かピントプレーンの７を、第８ビツトがビットプレー
ンンの８を夫々指示するものとする。そして各ピノ１−
の重みは第８ビツトが２°で第７ビソトが２′で第６ビ
ノＩ−が２２で第５ピッ１−が２３で第４ピノＩ・が２
″で第３ヒントが２′で第２ヒノ１−が２′′で第１ピ
ツＩ・が２７である。
第４図は第３図の重み付レノされたビットを検出する方
法を説明する図である。第３図で示ず如く各ヒツトが重
みイ」けされているため、どのビットが“０パでどのピ
ッ１−が“１″であるかにより対応するビットプレーン
が選択しｉηる。即し例えは第１ビツトが′０”の場合
第４図ａで示す如く１２９〜２５６階調の範囲は指示さ
れない。又第２ビツトがパ０″の場合同図すに示す如く
６５〜１２８階調と１９３〜２５６階調の範囲は指示さ
れない。更に第３ピッ１−がパ０”の時は同図Ｃで示す
如く３３〜６４階調と９６〜１２８階調と１６０〜１９
２階調と２２４〜２５６階調の範囲は指示されない。又
第１と第２のピントが゛′０パの時は同図ｄで示ず如く
６５〜２５６階調の範囲が指示されない。更に第１と第
２と第３の各ビットがｕＯ°゛の時は同図ｅに示す如く
２３〜２５６階調の範囲が指示されない。従ってどの範
囲の階調が指示されないかで第３図の第１から第８迄の
どのピッ１へが” ｏ ”であるか検知出来る。これを
検知することにより必要とする第２図のビットプレーン
を選択して表示させることが可能となる。即ち第４図ａ
ばビットプレーン１のみ表示する場合で、同図すはヒソ
１〜プレーン２のめ表示する場合で、同図Ｃはビットプ
レーン３のみ表示する場合で、同図ｄはビットプレーン
１と２を重畳して表示する場合で、同図ｅはビットプレ
ーン１，２及び３を重畳して表示する場合を示す。従っ
てルックアップテーブル１４の階調を入力回路２１から
オペレータが指示することで、マイクロプロセツサ１７
がルックアップテーブル１４の階調の指示内容を検出し
、８種類のｌｊ像から希望する画像を瞬時に切り替えて
表示したり、又更に最大８種類の画像を重畳させて表示
したりＪｚるので、オペレータは希望の画像表示を行う
ことが出来る。
法を説明する図である。第３図で示ず如く各ヒツトが重
みイ」けされているため、どのビットが“０パでどのピ
ッ１−が“１″であるかにより対応するビットプレーン
が選択しｉηる。即し例えは第１ビツトが′０”の場合
第４図ａで示す如く１２９〜２５６階調の範囲は指示さ
れない。又第２ビツトがパ０″の場合同図すに示す如く
６５〜１２８階調と１９３〜２５６階調の範囲は指示さ
れない。更に第３ピッ１−がパ０”の時は同図Ｃで示す
如く３３〜６４階調と９６〜１２８階調と１６０〜１９
２階調と２２４〜２５６階調の範囲は指示されない。又
第１と第２のピントが゛′０パの時は同図ｄで示ず如く
６５〜２５６階調の範囲が指示されない。更に第１と第
２と第３の各ビットがｕＯ°゛の時は同図ｅに示す如く
２３〜２５６階調の範囲が指示されない。従ってどの範
囲の階調が指示されないかで第３図の第１から第８迄の
どのピッ１へが” ｏ ”であるか検知出来る。これを
検知することにより必要とする第２図のビットプレーン
を選択して表示させることが可能となる。即ち第４図ａ
ばビットプレーン１のみ表示する場合で、同図すはヒソ
１〜プレーン２のめ表示する場合で、同図Ｃはビットプ
レーン３のみ表示する場合で、同図ｄはビットプレーン
１と２を重畳して表示する場合で、同図ｅはビットプレ
ーン１，２及び３を重畳して表示する場合を示す。従っ
てルックアップテーブル１４の階調を入力回路２１から
オペレータが指示することで、マイクロプロセツサ１７
がルックアップテーブル１４の階調の指示内容を検出し
、８種類のｌｊ像から希望する画像を瞬時に切り替えて
表示したり、又更に最大８種類の画像を重畳させて表示
したりＪｚるので、オペレータは希望の画像表示を行う
ことが出来る。
（ｆ）発明のリノ果
以上説明した如く、本発明は希望する画像を瞬時に切り
替えて表示したり、複数の画像を重畳させて表４ｅする
ことが可能である。
替えて表示したり、複数の画像を重畳させて表４ｅする
ことが可能である。
第１図は本発明の一実施例を説明するイメージディスプ
レイ装置のブロック図、第２図は３次元アドレッシング
メモリの構成例を示す図、第３図は本発明の一実施例を
説明する図、第４図は第３図の重み付けされたビットを
検出する方法を説明する図である。 １、 ２． ３． ４． ５． ６． ７． ８はビッ
トプレーン、１０ば直列／並列変換回路、１１はバッフ
ァ、１２ばメモリ、１３は表示メモリ、１４はルックア
ップテーブル、１５はディジタル／アナログ変換回路、
１６ば表示部、１７ばマイクロプロセツサ、１８は制御
記憶、１９はアドレス制ｆａｌ１回路、２０は制御回路
、２１は入力回路である。 ％ ２ 口 華 ３ 口 不 ４ 口 １３ｚ３づ ２５１ｙ
レイ装置のブロック図、第２図は３次元アドレッシング
メモリの構成例を示す図、第３図は本発明の一実施例を
説明する図、第４図は第３図の重み付けされたビットを
検出する方法を説明する図である。 １、 ２． ３． ４． ５． ６． ７． ８はビッ
トプレーン、１０ば直列／並列変換回路、１１はバッフ
ァ、１２ばメモリ、１３は表示メモリ、１４はルックア
ップテーブル、１５はディジタル／アナログ変換回路、
１６ば表示部、１７ばマイクロプロセツサ、１８は制御
記憶、１９はアドレス制ｆａｌ１回路、２０は制御回路
、２１は入力回路である。 ％ ２ 口 華 ３ 口 不 ４ 口 １３ｚ３づ ２５１ｙ
Claims (1)
- 画像等のイメージデータをｎ種類の階調で表示し得るイ
メージディスプレイ装置において、前記階調を指示する
ｍビットの各ビン１−に重み付すな行い、該各ビットの
重みにより表示するイメージデータを記１．ａするメモ
リのビットプレーンの選択を行うことを特徴とする複数
画像の同時表示方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191629A JPS6083082A (ja) | 1983-10-13 | 1983-10-13 | 複数画像の同時表示方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191629A JPS6083082A (ja) | 1983-10-13 | 1983-10-13 | 複数画像の同時表示方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083082A true JPS6083082A (ja) | 1985-05-11 |
Family
ID=16277822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191629A Pending JPS6083082A (ja) | 1983-10-13 | 1983-10-13 | 複数画像の同時表示方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173492A (ja) * | 1986-01-27 | 1987-07-30 | シャープ株式会社 | 画像処理装置 |
-
1983
- 1983-10-13 JP JP58191629A patent/JPS6083082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173492A (ja) * | 1986-01-27 | 1987-07-30 | シャープ株式会社 | 画像処理装置 |
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