JPS6081917A - デイジタル時定数回路 - Google Patents
デイジタル時定数回路Info
- Publication number
- JPS6081917A JPS6081917A JP19051683A JP19051683A JPS6081917A JP S6081917 A JPS6081917 A JP S6081917A JP 19051683 A JP19051683 A JP 19051683A JP 19051683 A JP19051683 A JP 19051683A JP S6081917 A JPS6081917 A JP S6081917A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- multiplier
- output signal
- signal line
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル時定数回路に関する。
ステップ信号のように急激な変化を持つ入力信号に対し
である程度の時間をおいてから追従する出力信号を得る
ためには時定数回路が会費となる。
である程度の時間をおいてから追従する出力信号を得る
ためには時定数回路が会費となる。
ディジタル信号に対する時定数回路は第１図に示す１次
のディジタルフィルタで実現できる。第１図において、
■は係数（Ｘ−ａ）の乗算器、２は係数ａの乗算器、３
は加算器、４は遅延器を示す。
のディジタルフィルタで実現できる。第１図において、
■は係数（Ｘ−ａ）の乗算器、２は係数ａの乗算器、３
は加算器、４は遅延器を示す。
また、伝達関数は、
Ｈ（ｚｌ＝ （ｔ−ａ）／（１−ａｚ−’ ） −（Ｉ
Ｉで与えられる。従ってステップ入力 に対する出力ｙ（ｎＴ）は となる。ここでｎは整数、Ｔはサンプリング時間である
。
Ｉで与えられる。従ってステップ入力 に対する出力ｙ（ｎＴ）は となる。ここでｎは整数、Ｔはサンプリング時間である
。
自動利得調整回路で用いられる時定数は式（２）のステ
ップ入力に対して出力の値が１−ｘ／ｅになるまでの時
間を指す。ここでｅは自然対数の底である。従って時定
数ｎ。Ｔが与えられたとき、乗算器の係数ａは ａ二ｅ−１／ｎＯ・・・・・・（４） となる。１例を示すと、３ＫＨｚサンプリングのディジ
タル信号において時定数が５秒であればｎ０＝ ５ Ｘ
８，００ ｏ＝４Ｑ ０００ ・−・−（５ｔａ＝
ｅ””０００＝０．９９９９７５０００３ −−（６１
となる。
ップ入力に対して出力の値が１−ｘ／ｅになるまでの時
間を指す。ここでｅは自然対数の底である。従って時定
数ｎ。Ｔが与えられたとき、乗算器の係数ａは ａ二ｅ−１／ｎＯ・・・・・・（４） となる。１例を示すと、３ＫＨｚサンプリングのディジ
タル信号において時定数が５秒であればｎ０＝ ５ Ｘ
８，００ ｏ＝４Ｑ ０００ ・−・−（５ｔａ＝
ｅ””０００＝０．９９９９７５０００３ −−（６１
となる。
この時、第］Ｌ２１の回路における乗算器１の係数（１
−ａ）および乗算器２の係数ａは２進数で表示すると ａ＝０．１１１１１１１１１１１１１１１００１０１１
］０・・・・・・（７） １−ａ−０，０００００００００００００００１１０１
００１０・・・・・・（８） となる。従って固定小数点演算の場合、乗算器の係数語
長が１６ビ・ントであれば ａ＝ｏ、１１１ ］−１１１１１１１１１，１１−・−
・（９！１−ａ＝ｏ、０００００００００００００００
−・・−（Ｉｎ）としか設定できず式（２）のステ・
ノブ入力に対する出力は とたる。この時の時定数は ｎｏＴ＝４．０９５９３４５８７ （秒）・・・・・・
（１２１となり、所望の５秒から大きくかけｉ−ｊなれ
たものとなってしまう。
−ａ）および乗算器２の係数ａは２進数で表示すると ａ＝０．１１１１１１１１１１１１１１１００１０１１
］０・・・・・・（７） １−ａ−０，０００００００００００００００１１０１
００１０・・・・・・（８） となる。従って固定小数点演算の場合、乗算器の係数語
長が１６ビ・ントであれば ａ＝ｏ、１１１ ］−１１１１１１１１１，１１−・−
・（９！１−ａ＝ｏ、０００００００００００００００
−・・−（Ｉｎ）としか設定できず式（２）のステ・
ノブ入力に対する出力は とたる。この時の時定数は ｎｏＴ＝４．０９５９３４５８７ （秒）・・・・・・
（１２１となり、所望の５秒から大きくかけｉ−ｊなれ
たものとなってしまう。
すなわち、第１図のディジタル時定数回路では乗算器ｌ
の係数（１−ａ）が非常に小さな値であり、１つ、乗算
器７の係数ａが非常に１に近い値であるため、固定小数
点演算の乗算器を用いた場合、所望の時定数が得られな
いと言う欠点がある。
の係数（１−ａ）が非常に小さな値であり、１つ、乗算
器７の係数ａが非常に１に近い値であるため、固定小数
点演算の乗算器を用いた場合、所望の時定数が得られな
いと言う欠点がある。
本発明の目的は、乗算器の代わりにスケーリング回路と
乗算器を組み合わせたものを用い、且つ乗算器の数が１
個だけのディジタル時定数回路を提供し、上記欠点を除
去するとともに回路規模の削減を実現することにある。
乗算器を組み合わせたものを用い、且つ乗算器の数が１
個だけのディジタル時定数回路を提供し、上記欠点を除
去するとともに回路規模の削減を実現することにある。
本発明ディジクル時定数回路は入力信号線を減算器の＋
側入力端子に接続し、前記減算器の出力信号＃３＋をス
ケーリング回路の入力端子に接続し、前記スケーリング
回路の出力信号線を乗算器の入力端子に接続し、前記乗
算器の出力信号線を加算器の第１の入力端子に接続し、
前記加算器の出力信号線を１サンプル遅延器の入力端子
に接続し、前記１サンプル遅延器の出力信号線を前記減
算器の一側入力端子と前記加算器の第２の入力端子に接
続し、前記加算器の出力信号線に入力信号に対し所定の
時定数をもった信号を得るように構成さ以下本発明の原
理について説明する。（７１、ｒ８１式％式％ と書ける。従がって第１図の乗算器１を、加算器と、２
−１０のスケーリング回路と、係数１．１１１１１００
ｉ０１０１１１０（２の補数表示、−０，０２５９３９
９４１４１を示す）の乗算器を含む回路に置き替え、且
つ、第１図の乗算器２を２ のスケーリング回路と、係
数０．０００００１１０１００１０の乗算器を縦続接続
したものに置き替えると、乗算器の係数語長が１６ビツ
トであっても ａ＝１−２ Ｘｏ、０２５９３９９４１４１と設定でき
、式（２）のステップ入力に対する出力は ・１−−ｐ
ｐ７＋−ｒの哉σ）蒔守数は ｎｏＴ＋＝４．９３４４１２８１１ （秒）となり所望
の５秒に近づけることができる。
側入力端子に接続し、前記減算器の出力信号＃３＋をス
ケーリング回路の入力端子に接続し、前記スケーリング
回路の出力信号線を乗算器の入力端子に接続し、前記乗
算器の出力信号線を加算器の第１の入力端子に接続し、
前記加算器の出力信号線を１サンプル遅延器の入力端子
に接続し、前記１サンプル遅延器の出力信号線を前記減
算器の一側入力端子と前記加算器の第２の入力端子に接
続し、前記加算器の出力信号線に入力信号に対し所定の
時定数をもった信号を得るように構成さ以下本発明の原
理について説明する。（７１、ｒ８１式％式％ と書ける。従がって第１図の乗算器１を、加算器と、２
−１０のスケーリング回路と、係数１．１１１１１００
ｉ０１０１１１０（２の補数表示、−０，０２５９３９
９４１４１を示す）の乗算器を含む回路に置き替え、且
つ、第１図の乗算器２を２ のスケーリング回路と、係
数０．０００００１１０１００１０の乗算器を縦続接続
したものに置き替えると、乗算器の係数語長が１６ビツ
トであっても ａ＝１−２ Ｘｏ、０２５９３９９４１４１と設定でき
、式（２）のステップ入力に対する出力は ・１−−ｐ
ｐ７＋−ｒの哉σ）蒔守数は ｎｏＴ＋＝４．９３４４１２８１１ （秒）となり所望
の５秒に近づけることができる。
ただ、第１図の乗算器１個を乗算器を１個含む回路で置
き替えるため乗算器の総数は２個で変わらない。
き替えるため乗算器の総数は２個で変わらない。
ここで、第１図の回路が係数（ｉ−ａ）の乗算器１個で
実現できることに着目し、回路を変形し、その１個の乗
算器をスケーリング回路と乗算器を縦続接続したものに
置き替えたのが本発明である。
実現できることに着目し、回路を変形し、その１個の乗
算器をスケーリング回路と乗算器を縦続接続したものに
置き替えたのが本発明である。
（１）式において１−ａ＝ｂとおくと（１）式はＨ（ｚ
ｌ＝ｂ／（１−ｚ−’（ｌ−ｂ） ｌ −＝（＋７）で
表わされる。時定数を長くとるためにはす、：Ｏになり
乗算器の係数精度が限られていると、時定数の精度を十
分に高めることができない。そのため ｂ＝１／ｃＸ（ｂ−ｃ） ・・・・・・（１８）と考え
ｌ／ｃというスケーリング部分とｂ−ｃという乗算部分
に分割する。ここでＣは２のべき乗とする。（１７）式
と（１８）式を回路にすると第２図になる。
ｌ＝ｂ／（１−ｚ−’（ｌ−ｂ） ｌ −＝（＋７）で
表わされる。時定数を長くとるためにはす、：Ｏになり
乗算器の係数精度が限られていると、時定数の精度を十
分に高めることができない。そのため ｂ＝１／ｃＸ（ｂ−ｃ） ・・・・・・（１８）と考え
ｌ／ｃというスケーリング部分とｂ−ｃという乗算部分
に分割する。ここでＣは２のべき乗とする。（１７）式
と（１８）式を回路にすると第２図になる。
本発明の実施例を図面について説明する。第２図は本発
明の一実施例の構成図で、入力ステップ信号＋ｉ４１’
！ １０１を減算器１１の＋個入力端子ａに接続し、１
１１記減ｎ器１１の出力信号線１１１をスケーリング回
路１２の入力端子すに接続し、前記スケーリング回路１
２の出力信号線１２１を乗算器１３の入力端子Ｃに接続
し、前記乗算器１３の出力信号線１３１を加算器１４の
第１の入力端子ｄに接続し、前記加算器１４の出力信号
線１４１を１サンプル遅延器１５の入力端子ｅに接続し
、前記ｌサンプル遅延器１５の出力信号線１５１を前記
減算器１１の一側入力端子ｆと前記加算器１４の第２の
入力端子２に接続し、前記加算器１４の出力信号線１４
１に入力ステップ信号に対し所定の時定数をもった信号
を得るようにしである。
明の一実施例の構成図で、入力ステップ信号＋ｉ４１’
！ １０１を減算器１１の＋個入力端子ａに接続し、１
１１記減ｎ器１１の出力信号線１１１をスケーリング回
路１２の入力端子すに接続し、前記スケーリング回路１
２の出力信号線１２１を乗算器１３の入力端子Ｃに接続
し、前記乗算器１３の出力信号線１３１を加算器１４の
第１の入力端子ｄに接続し、前記加算器１４の出力信号
線１４１を１サンプル遅延器１５の入力端子ｅに接続し
、前記ｌサンプル遅延器１５の出力信号線１５１を前記
減算器１１の一側入力端子ｆと前記加算器１４の第２の
入力端子２に接続し、前記加算器１４の出力信号線１４
１に入力ステップ信号に対し所定の時定数をもった信号
を得るようにしである。
１／ｃのスケーリング回路２は２のべき乗であるから乗
算器を心安としない極く簡単な回路で実現できる。乗算
器３の係数はｂ−ｃで表わされｂｚＯの場で係数私”度
に限度があっても十分な精度を保つことができる。
算器を心安としない極く簡単な回路で実現できる。乗算
器３の係数はｂ−ｃで表わされｂｚＯの場で係数私”度
に限度があっても十分な精度を保つことができる。
本発明によれば、固定小船点演（１１，の乗蔚器を用い
た場合のプイジタル時定数回路ｆ″１！現することがで
き、かつ、乗算器は１個しかｌ賛としないためハードウ
ェア規模を小さくすることができる。
た場合のプイジタル時定数回路ｆ″１！現することがで
き、かつ、乗算器は１個しかｌ賛としないためハードウ
ェア規模を小さくすることができる。
第１図に従来のものの構成図、第２図は本発明１３・・
・・・・係数ｂ−ｃの乗算器、１４・・・・・・加算器
、１５・・・・・１サンプルの遅延器。 形２図
・・・・係数ｂ−ｃの乗算器、１４・・・・・・加算器
、１５・・・・・１サンプルの遅延器。 形２図
Claims (1)
- 入力信号線を減算器の＋側入力端子に接続し、前記減算
器の出力信号線をスケーリング回路の入力端子に接続し
、前記スケーリング回路の出力信号線を乗算器の入力端
子に接続し、前記乗算器の出力信号線を加算器の第１の
入力端子に接続し、前記加算器の出力信号線を１サンプ
ル遅延器の入力端子に接続し、前記ｌサンプル遅延器の
出力信号緋を前記減算器の一側入力端子と前記加算器の
第２の入力端子に接続し、前記加算器の出力信号線に入
力信号に対し所定の時定数をもった信号を得るようにし
たことを特徴とするディジタル時定数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051683A JPS6081917A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051683A JPS6081917A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081917A true JPS6081917A (ja) | 1985-05-10 |
Family
ID=16259387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051683A Pending JPS6081917A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081917A (ja) |
-
1983
- 1983-10-12 JP JP19051683A patent/JPS6081917A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0656942B2 (ja) | デジタル信号用遅延回路 | |
| US5122718A (en) | Gain/phase compensation circuit for use in servo control system of optical disk device | |
| JPS59174018A (ja) | デイジタル−アナログ変換回路 | |
| KR860002207A (ko) | 비디오 신호 처리장치 | |
| JPH0846486A (ja) | ディジタルフィルタ回路とその信号処理方法 | |
| US4852034A (en) | Digital filter | |
| US8090013B2 (en) | Method and system of providing a high speed Tomlinson-Harashima Precoder | |
| JPS6081917A (ja) | デイジタル時定数回路 | |
| JPS6081916A (ja) | デイジタル時定数回路 | |
| JP3041563B2 (ja) | 有限インパルス応答フィルタ | |
| JPS6081914A (ja) | デイジタル時定数回路 | |
| JPS6081915A (ja) | デイジタル時定数回路 | |
| JPS63103509A (ja) | デジタルフイルタ | |
| JP3041858B2 (ja) | ディジタルハイパスフィルタ | |
| SU767779A1 (ru) | Устройство дл умножени | |
| JP3047933B2 (ja) | ディジタルクロスフェーダ装置 | |
| JPS63219217A (ja) | デイジタル信号処理装置 | |
| JP2961732B2 (ja) | ディジタルフィードバック回路 | |
| SU594599A1 (ru) | Телевизионный апертурный корректор | |
| JP2005033307A (ja) | デジタル・フィルタの設計方法 | |
| JPH02113617A (ja) | 高次元デジタルフィルタ | |
| JPH0332116A (ja) | 量子化器および逆量子化器 | |
| JPH05308251A (ja) | 有限インパルス応答フィルタ装置 | |
| JPS63200269A (ja) | たたみ込み演算回路 | |
| JPS5827418A (ja) | デジタルフイルタ |