JPS6081829A - 半導体のエツチング方法 - Google Patents
半導体のエツチング方法Info
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- JPS6081829A JPS6081829A JP18951783A JP18951783A JPS6081829A JP S6081829 A JPS6081829 A JP S6081829A JP 18951783 A JP18951783 A JP 18951783A JP 18951783 A JP18951783 A JP 18951783A JP S6081829 A JPS6081829 A JP S6081829A
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- 238000005530 etching Methods 0.000 title claims abstract description 32
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は光集積回路の周期構造などを形成するときに用
いられる半導体のエツチング方法に関する。
いられる半導体のエツチング方法に関する。
一般に、周期構造あるいは回折格子は、分布帰還型半導
体レーザや分布ブラック反射器型半導体レーザの帰還・
反射作用素子としであるいは光集積回路の分岐素子、結
合素子、分波多重素子などとして使用される重要な構成
要素である。
体レーザや分布ブラック反射器型半導体レーザの帰還・
反射作用素子としであるいは光集積回路の分岐素子、結
合素子、分波多重素子などとして使用される重要な構成
要素である。
従来、この種の周期構造の製造方法としては、ホトレジ
ストと化学エツチングを組合せる方法や、電子ビーム用
レジストと反応性イオンエツチングを組合せる方法など
が知られていた。前者は二光束干渉露光法等でＡＺ１３
５０等のホトレジストをパターニングし、そのホトレジ
スト乞マスクとして基板を化学エツチングするものであ
り、比較的簡単な利点はあるが、エツチング時にサイド
エツチングが生じて深い周期構造を形成するのが困難で
あるという欠点があった。一方、後者はＰＭＭＡ（ポリ
メチルメタアクリレート）等のレジストを電子線ビーム
でパターニングし、そのレジストをマスクとして基板を
ドライエツチングするものであシ、深い周期構造を形成
することができる利点はあるが、基板の結晶性を損いや
すく、また装置が大がかりになるなどの欠点があった。
ストと化学エツチングを組合せる方法や、電子ビーム用
レジストと反応性イオンエツチングを組合せる方法など
が知られていた。前者は二光束干渉露光法等でＡＺ１３
５０等のホトレジストをパターニングし、そのホトレジ
スト乞マスクとして基板を化学エツチングするものであ
り、比較的簡単な利点はあるが、エツチング時にサイド
エツチングが生じて深い周期構造を形成するのが困難で
あるという欠点があった。一方、後者はＰＭＭＡ（ポリ
メチルメタアクリレート）等のレジストを電子線ビーム
でパターニングし、そのレジストをマスクとして基板を
ドライエツチングするものであシ、深い周期構造を形成
することができる利点はあるが、基板の結晶性を損いや
すく、また装置が大がかりになるなどの欠点があった。
本発明の目的は、基板の結晶性を損うことがないホトレ
ジストと化学エツチングの組合せによシ、簡便に深い凹
凸面を形成することの出来る半導体のエツチング方法を
提供することにある。
ジストと化学エツチングの組合せによシ、簡便に深い凹
凸面を形成することの出来る半導体のエツチング方法を
提供することにある。
本発明の半導体のエツチング方法は、エツチングすべき
半導体結晶層の上にとの半導体結晶層と屋なった組成の
マスク用半導体結晶層をエピタキシャル成長で成長させ
る工程と、前記マスク用半導体結晶層の上にホトレジス
トを塗布する工程と、前記ホトレジストを一様でない露
光と現像により所望のパターンにノーターニングする工
程と、前記パターニングさ、れたホトレジストをマスク
として前記マスク用半導体結晶層を前記半導体結晶Ｊｆ
Ｂに達するまでエツチングする第４のエツチング工程と
、前記パターニングされたマスク用半導体結晶層をマス
クとしてマスク用半導体結晶層に対するエツチング速度
よりも前記半導体結晶層に対するエツチング速度が大き
いエツチング溶液を用いて化学エツチングする第２のエ
ツチング工程とを含み構成される。
半導体結晶層の上にとの半導体結晶層と屋なった組成の
マスク用半導体結晶層をエピタキシャル成長で成長させ
る工程と、前記マスク用半導体結晶層の上にホトレジス
トを塗布する工程と、前記ホトレジストを一様でない露
光と現像により所望のパターンにノーターニングする工
程と、前記パターニングさ、れたホトレジストをマスク
として前記マスク用半導体結晶層を前記半導体結晶Ｊｆ
Ｂに達するまでエツチングする第４のエツチング工程と
、前記パターニングされたマスク用半導体結晶層をマス
クとしてマスク用半導体結晶層に対するエツチング速度
よりも前記半導体結晶層に対するエツチング速度が大き
いエツチング溶液を用いて化学エツチングする第２のエ
ツチング工程とを含み構成される。
本発明においては、従来の方法のようにパターニングさ
れたホトレジストをマスクとして直接周期構造をエツチ
ング形成するのではなく、ホトレジストのパターンをま
ずマスク用半導体結晶層に転写した後、そのパターニン
グされたマスク用半導体結晶層をマスクとして周Ｍ構造
をエツチング形成することを特徴とする。このマスク用
半導体結晶層は、半導体結晶層と組成が異なり、半導体
結晶層をエツチングするのに使用されるエツチング溶液
に対するエツチング速度が実質上苓がもしくは極めて小
さい様にすることが望ましい。
れたホトレジストをマスクとして直接周期構造をエツチ
ング形成するのではなく、ホトレジストのパターンをま
ずマスク用半導体結晶層に転写した後、そのパターニン
グされたマスク用半導体結晶層をマスクとして周Ｍ構造
をエツチング形成することを特徴とする。このマスク用
半導体結晶層は、半導体結晶層と組成が異なり、半導体
結晶層をエツチングするのに使用されるエツチング溶液
に対するエツチング速度が実質上苓がもしくは極めて小
さい様にすることが望ましい。
本発明の襄造方法によれば、従来の方法で問題となって
いたホトレジストのサイドエツチングを極めて少なくす
ることができ、深い凹凸面周期構造を形成することが容
易になる利点がある。
いたホトレジストのサイドエツチングを極めて少なくす
ることができ、深い凹凸面周期構造を形成することが容
易になる利点がある。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を周期構造の
製造工程順に示す断面図である。半導体ウェーハ１が周
期構造の形成されるＩｎＰの半導体結晶であシこの半導
体ウェーハ１の上には、第１図（ａ） Ｋ示すようにＩ
ｎＧａＡ、ｓＰ混晶のマスク用結晶層２がエピタキシャ
ル成長され、さらにこのマスク用結＆廖２の±にはホト
レジスト３が塗布されている。
製造工程順に示す断面図である。半導体ウェーハ１が周
期構造の形成されるＩｎＰの半導体結晶であシこの半導
体ウェーハ１の上には、第１図（ａ） Ｋ示すようにＩ
ｎＧａＡ、ｓＰ混晶のマスク用結晶層２がエピタキシャ
ル成長され、さらにこのマスク用結＆廖２の±にはホト
レジスト３が塗布されている。
このマスク用結晶層２の厚みは約５００Ｘであシ、ホト
レジスト３の厚みは約１００ＯＡである。ホトレジスト
３としては、動粘度４．５センチストークスのポジ型ホ
トレジストを希釈剤で４倍に希釈しタモのを、回転速度
ｓｏｏｏｒｐｍでスピンコードしたものである。
レジスト３の厚みは約１００ＯＡである。ホトレジスト
３としては、動粘度４．５センチストークスのポジ型ホ
トレジストを希釈剤で４倍に希釈しタモのを、回転速度
ｓｏｏｏｒｐｍでスピンコードしたものである。
次に、第１図（ｂ）に示すように、ホトレジスト３を波
長３２５０ＡのＨｅ−Ｃｄレーザ光を２分割して入射角
的４３．５°で干渉させる干渉縞により露光させて現像
し、周期パターンを形成する。このパタ５− −ニングされたホトレジスト３ａの周期は約２３５０゜
Ａである。さらに、第１図（Ｃ）に示すように、パター
ニングされたホトレジスト３ａをマスクとしてＨＢｒと
ＨＮＯ，とＨ，Ｏの混合液のエツチング液によシマスフ
用結晶層２をパターニングしてパターニングされたマス
ク用結晶層２ａをつくる。
長３２５０ＡのＨｅ−Ｃｄレーザ光を２分割して入射角
的４３．５°で干渉させる干渉縞により露光させて現像
し、周期パターンを形成する。このパタ５− −ニングされたホトレジスト３ａの周期は約２３５０゜
Ａである。さらに、第１図（Ｃ）に示すように、パター
ニングされたホトレジスト３ａをマスクとしてＨＢｒと
ＨＮＯ，とＨ，Ｏの混合液のエツチング液によシマスフ
用結晶層２をパターニングしてパターニングされたマス
ク用結晶層２ａをつくる。
次に、第１図（ｄ）に示すように、パターニングされた
ホトレジスト３ａを除去した後、パターニングされたマ
スク用結晶層２ａをマスクとして、Ｈ（１，！：Ｈ，Ｏ
の混合液のエツチング液により半導体ウェーハ１をエツ
チングして、周期構造１ａを形成する。
ホトレジスト３ａを除去した後、パターニングされたマ
スク用結晶層２ａをマスクとして、Ｈ（１，！：Ｈ，Ｏ
の混合液のエツチング液により半導体ウェーハ１をエツ
チングして、周期構造１ａを形成する。
以上説明した実施例においては、ＩｎＧａＡｓＰをマス
ク尼してＩｎＰＱエツチングして周期構造１ａを形成し
たが、反対にＩｎＰをマスクとして和αｂｐをエツチン
グして周期構造を形成することもできる。この場合は、
工ｎＧａＡ８Ｐ のエツチング溶液としてＫＯＨとに、
ｓＦｅ （ｃＮ）ａ ノ混合液などＩｎＧａＡｓＰに選
択的に作用するものを使用することが望ましい。また、
本発明の方法は、ＧａＡ秒勺ａＡＡ’Ａｓ系の６− 半導体結晶層の組合せ等信の結晶組成に対しも適用する
ことができる。また、エツチング溶液も本実施例に使用
したものに限定されることはない。
ク尼してＩｎＰＱエツチングして周期構造１ａを形成し
たが、反対にＩｎＰをマスクとして和αｂｐをエツチン
グして周期構造を形成することもできる。この場合は、
工ｎＧａＡ８Ｐ のエツチング溶液としてＫＯＨとに、
ｓＦｅ （ｃＮ）ａ ノ混合液などＩｎＧａＡｓＰに選
択的に作用するものを使用することが望ましい。また、
本発明の方法は、ＧａＡ秒勺ａＡＡ’Ａｓ系の６− 半導体結晶層の組合せ等信の結晶組成に対しも適用する
ことができる。また、エツチング溶液も本実施例に使用
したものに限定されることはない。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した断面図である。図において １・・・・・・半導体ウェーハ、２・・・・・・マスク
用結晶層、３・・・・・・ホトレジスト、２ａ・・・・
・・パターニングされたマスク用結晶層、３ａ・・・・
・・パターニングされたホトレジストである。 ７− 第１圓 −−１９’？−
した断面図である。図において １・・・・・・半導体ウェーハ、２・・・・・・マスク
用結晶層、３・・・・・・ホトレジスト、２ａ・・・・
・・パターニングされたマスク用結晶層、３ａ・・・・
・・パターニングされたホトレジストである。 ７− 第１圓 −−１９’？−
Claims (1)
- エツチングすべき半導体結晶層の上にこの半導体結晶層
と異なった組成のマスク用半導体結晶層をエピタキシャ
ル成長で成長させる工程と、前記マスク用半導体結晶層
の上にホトレジストを塗布する工程と、前記ホトレジス
トを一様でない露光と現像によシ所望のパターンにパタ
ーニングする工程と、前記パターニングされたホトレジ
ストをマスクとして前記マスク用半導体結晶層を前記半
導体結晶層に達するまでエツチングする第１のエツチン
グ工程と、前記パターニングされたマスク用半導体結晶
層をマスクとしてこのマスク用半導体結晶層に対するエ
ツチング速度よシも前記半導体結晶層に対するエツチン
グ速度が大きいエツチング溶液を用いて化学エツチング
する第２のエツチング工程とを含む半導体のエツチング
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951783A JPS6081829A (ja) | 1983-10-11 | 1983-10-11 | 半導体のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951783A JPS6081829A (ja) | 1983-10-11 | 1983-10-11 | 半導体のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081829A true JPS6081829A (ja) | 1985-05-09 |
Family
ID=16242604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18951783A Pending JPS6081829A (ja) | 1983-10-11 | 1983-10-11 | 半導体のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081829A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0227373A2 (en) * | 1985-12-16 | 1987-07-01 | Hitachi, Ltd. | Process for fabricating a semiconductor structure |
| JPS6353931A (ja) * | 1986-08-22 | 1988-03-08 | Matsushita Electric Ind Co Ltd | 微細溝形成法 |
| WO2019019859A1 (en) * | 2017-07-25 | 2019-01-31 | Beijing Tongmei Xtal Technology Co., Ltd. | INDIUM PHOSPHIDE WAFER HAVING HOLLOWS ON THE REAR ROD, METHOD AND ETCHING SOLUTION FOR MANUFACTURING THE SAME |
-
1983
- 1983-10-11 JP JP18951783A patent/JPS6081829A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0227373A2 (en) * | 1985-12-16 | 1987-07-01 | Hitachi, Ltd. | Process for fabricating a semiconductor structure |
| JPS6353931A (ja) * | 1986-08-22 | 1988-03-08 | Matsushita Electric Ind Co Ltd | 微細溝形成法 |
| WO2019019859A1 (en) * | 2017-07-25 | 2019-01-31 | Beijing Tongmei Xtal Technology Co., Ltd. | INDIUM PHOSPHIDE WAFER HAVING HOLLOWS ON THE REAR ROD, METHOD AND ETCHING SOLUTION FOR MANUFACTURING THE SAME |
| US11094549B2 (en) | 2017-07-25 | 2021-08-17 | Beijing Tongmei Xtal Technology Co., Ltd. | Indium phosphide wafer having pits on the back side, method and etching solution for manufacturing the same |
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