JPS6081641A - レジスタトレース方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、アセンブラソースプログラム中の冗長な命
令を削除する最適化処理の中で、レジス夕に対する冗長
なロート°命令を削除するレジスタトレース装置に関す
るものである。

従来例の構成とその問題点 従来より、アセンブラソースプログラムに対する最適化
の一手法としてレジスタトレースが行われている。第１
図（５）、■はそれぞれレジスタトレース手法を説明す
るためのアセンブラ言語のフローチャートである。１．
４．７．１’、４’、７’はレジス々Ｒに変数Ａの内容
を代入するロード命令、２．５．２’、５’はレジスタ
Ｒの内容を変更しない分岐命令を含まない命令群、３．
３′は条件分岐命令である。このうち、ロード命令４　
、７　、４’、　７’は冗長であり、削除が可能である
。なぜなら、分岐命令は一般にレジスタの内容を変更し
ないため、ロード命令１．１′によりレジスタＲに代入
された変数への内容は保存されているからである。

従来のレジスタトレース手法では、ロード命令４．４′
は削除可能であるが、ロード命令７，７′は冗長である
ことの認識が不可能であり削除不可能である。この理由
はＣＰＵ内のレジス々に現在格納サレテいる内容を記憶
するレジスタトレースメモリを１ｍのみ用いているので
、分岐によりプログラムの流れが２分するとき、それぞ
れの経路についてレジスタトレースメモリを持つことが
できないだめ、従来では２経路の一万のみについてレジ
スタトレースを行い、他方については無視していたため
である。そのため、レジスタトレースメモリされた経路
についてはＣＰＵ内のレジスタに現在格納されている内
容が判明しないの一１２経路の合流点以後は以前のレジ
スタトレースをクリアし、新らたにレジスタトレースを
開始しなければナラなか−た。

発明の目的 この発明はより多くの冗長なロード命令を認識して削除
することができるレジスタトレース装置を提供すること
を目的とする。

発明の構成 この発明のレジスタトレース装置け、複数のレジスタト
レースメモリと、複数のレジスタトレースメモリの１つ
を指定するレジスタトレースメモリ指定手段と、レジス
タトレースメモリに対してＣＰＵ内のレジスタに現′在
格納さ１１．　Ｃいる内容を記憶させ、その内容を用い
て入力アセンブラソースプログラム中の冗長なロード命
令を削除し出力するレジスタトレース部とから構成さＪ
ｔ１分岐でプログラムの経路が例えば２つに分かり、る
ときにおいても、それぞれの経路でレジスタトレースを
続行し、２つの経路の合流点以後においても以前のレジ
スタトレースの情報をむだなく利用することにより、よ
り多くの冗長なロード命令を認識し削除するようにした
ことを特徴とする。

実施例の説明 この発明の一実施例を第２図ないし第４図に基づいて説
明する。第２図はレジスタトレース装置の構成を示すブ
ロック図であり、１０は入力となる入力アセンブラソー
スプログラム、１１Ａ・・・ＩＩＮはＣＰＵ内のレジス
タの現在の内容を記憶する複数のレジスタトレースメモ
リ、１２は複数のレジスタトレー、スメモリＩＩＡ・・
・ＩＩＮの中の１つを指定するレジスタトレースメモリ
指定手段、１３はレジスタトレースメモリ指定手段１２
を通してレジスタトレースメモリ１１Ａ〜ＩＬＮ　Ｋ　
ＣＰＵ内の各レジスタが保持する内容を記憶させ、また
その内容を用いて冗長な四−ド命令を認識し削除するレ
ジスタトレース部、１４はレジスタトレース部において
冗長なロード命令が取り除かれた出力アセンブラソース
プログラムである。

つぎに、第３図の７０−チャートによってレジスタトレ
ース部１３の動作を詳しく説明する。同図において、記
号ＲＴ［Ｒ）ｌｄレジスタトレースメモリ指定手段１２
で指定される１／ジスタトレースメモリ中のレジスタＲ
に対する内容を示す。

ステップ３０では、入力アセンブラプログラム１０から
一つの命令を読込む。

ステップ３９では、ステップ３０において読込んだ一つ
の命令がストア命令であるｌ・どうかを判定する。この
判定を行なうのは、命令がストア命令であるときにメモ
リの内容が変更さ力２、同じメモリオペランドの内容を
もつ１７ジスタＲも内容が変更されたと等価になるため
である。

ステップ３１では、ステップ３９の判定結果がＮｏであ
る場合において、ステップ３０で読込んだ命令がレジス
タ只の内容を変更する命令であるかどうかを判定する。

ステップ３２では、ステップ３１０判定結果がＹＥＳで
ある場合において、内容が変更されるレジスタ名をレジ
スタＲに記憶する。

ステップ３３では、ステップ３０で読込んだ命令がレジ
スタＲへのロード命令かどうかを判定する。

ステップ３４では、ステップ３３の判定結果がＹＥＳの
場合において、レジスタトレ−スされるメモリオペラン
ドをメモリｍに記憶する。

ステップ３５では、メモ’Ｊ　ＭＢＭの内容とＲ’ｌ’
　ＣＲ：］とが一致するかどうかを判定する。Ｉ＜’ｒ
ｃＲ〕は以前にレジスタＲにロート°されたメモリオペ
ランドを記憶しているので、ＭＥＭにＲＴＣＲ）のとき
（ＹＥＳ）は、同じメモリオペランドの内容をロードす
ることになるので、ステップ３０で読込んだロード命令
は冗長でおる。この冗長なロード命令は出力しない。

ステップ３６では、ステップ３５の判定結果がＮＯの場
合において、ＲＴ（Ｒ）をメモリ矧彊の内容とする。こ
れは、メモリ■画の内容とＲＴＣＲ）とが一致しないと
きは、新たな内容がレジスタＲにロードされるためであ
る。

ステップ４０では、ステップ３９の判定結果がＹＥＳの
場合において、レジスタトレースメモリ中でストア命令
のメモリオペランドをもつ（メモリオペランド−ＲＴ［
Ｒ）となる）レジスタＲを探す。

ステップ３７では、ステップ４０において上記のレジス
タＲがあれば、対応するレジスタトレースメモリの内容
ＲＴ［Ｒ）を０にする。また、ステップ３３の判定結果
がＮＯの場合も同様である（ロード命令以外のレジスタ
変更命令のときは、ＲＴ［Ｊ（）を０とし、レジスタＲ
は何も記憶していない状態とする）。

ステップ３８では、ステップ３１の判定結果がＮＯの場
合またはステップ３７が実行された場合またはステップ
３６が実行された場合、すなわち、読込んだ命令が冗長
でないと判定さり、た場合において、読込んだ命令をそ
のまま出力する。

以上のステップ３０〜４０を入力アセンブラプログラム
のすべての命令について繰返すことにより冗長なロード
命令を削除することができる。

第４図は分岐を含むプログラムのフローを示し、図にお
いて、２０を単一経路、２１を単一経路２００分岐点、
２２および２３をそれぞれ分岐点２１から分岐する分岐
経路、２４を分岐経路２２．２３の合流点、２５を合流
点から延びる合流経路と称することにする。この図をア
センブラソースプログラムと対応させると、分岐点２１
に条件分岐命令があり、合流点２４に分岐点２１に存在
する条件分岐命令の飛び先ラベルがある。

この第４図により、分岐を含むプログラムにおけるレジ
スタトレース部１３の処理内容について説明する。

（１１）　単一経路２０ 複数のレジスタトレースメモリＩＩＡ〜ＩＩＮの中の１
個、例えばＩＩＡを用いて、従来通りのレジスタトレー
スを行なう。

（ｂ）分岐点２１ （７）経路２０で使用していたレジスタトレースメモリ
ＩＩＡ以外のレジスタトレースメモリ、例えば１１Ｂｅ
レジスタトレ一スメモリ指定手段１２により選択する。

（イ）経路２０で使用していたレジスタトレースメモリ
ＩＩＡの内容を上記レジスタトレースメモリ１１Ｂにコ
ピーする。

（つ）分岐経路２２上では経路２０で使用されていたレ
ジスタトレースメモリＩＩＡを、そして分岐経路２３上
ではＶ）、（イ）で得られたレジスタトレースメモリｌ
ＩＢを、それぞれ用いて従来のレジスタトレースを行な
う。

（Ｃ）合流点２４ （７）分岐経路２３で使用されていたレジスタトレース
メモＩＪ　ＩＩＢと分岐経路２２で使用されていたレジ
スタトレースメモリ１１Ａの各レジスタ征の内容を比較
する。

（イ）同一内容を持つレジスタが存在すれば、そのレジ
スタの内容は合流点２４以後のレジスタトレースに利ｍ
可能であるので、レジスタトレースメモＩＪ　ＩＩＡの
このレジスタに対応する自答はそのまま保存する。

（つ）内容が異なるレジスタが存在すノ１．ば、そのレ
ジス々は分岐点２１以後の２つの分岐経路２２゜２３内
で異なる内容をもつことを表わし、合流点２４以後のレ
ジスタトレースに使用することはできないので、レジス
タトレ−スメモリｉ　ＩＡのこのレジスタに対応する内
容をクリアし、レジスタには何もデータが保存されてい
ないことを示すようにする。そして、レジスタトレース
メモリ１］、Ｂは未使用状態にする。

（ｄ）　合流経路２５ （（りで得うれたレジスタトレースメモリＩＩＡを用い
て従来のレジスタトレースを打身う。

このように、複数のレジスタトレースメモリＩＩＡ〜Ｉ
ＩＮを用いて、上記の処理を行なうことにより、従来の
レジスタトレースでは行なうことができなかった分岐を
含むプログラムのすべての経路についてレジスタトレー
スを続行することができる。

これにより、より多くの冗長なロード命令の認識・削除
が可能となり、プログラムの大きさをより減少させるこ
とができる。

なお、分岐経路２２．２３の中に分岐を含んでいても、
その分岐点でさらに新しいレジスタトレースメモリを用
いることにより同様の方法でレジスタトレースを行なう
ことができる。

発明の効果 この発明のレジスタトレース装置によれば、より多くの
冗長なロード命令を認識して削除することができ、プロ
グラムを小さくすることができる。

【図面の簡単な説明】

第１図（Ａ）　、　（Ｆ３）は従来のそれぞれレジスタ
１−レースを説明するだめアセンブラ言飴のフローチャ
ート、第２図（はこの発明の一実施例のブロック図、第
３図ｕレジスクトレース部のＱ＋作を示すフローチャー
ト、第４図は分岐があるプログラムの、／　し＋−の説
明図である。 １０・・・入カア→＝ンプラソースプログラム、１１Ａ
〜ＩＩＮ・・・レジスタトレースメモリ、１２・・・レ
ジスタトレースメモリ指定手段、１３・・・レジスタト
レースｔ’ｘ％、１４・・・出力アセンプラソースプロ
グラム第１図 第２図 第４

Claims (1)

【特許請求の範囲】
1. 中央処理装置内の各レジスタに格納されている内容を記
   憶する複数のレジスタトレースメモリと、この複数のレ
   ジスタトレースメモリのうちの１個を選択するレジスタ
   トレースメモリ指定手段と、アセンブラソースプログラ
   ムの単一経路では前記レジスタトレースメモリ指定手段
   によって選択された第１のレジスタトレースメモリを用
   いてレジスタトレース装置つこトニよす前記アセンブラ
   ソースプログラム中のレジスタに対する冗長なロード命
   令を削除して前記アセンブラソースプログラムを出力し
   、前記アセンブラソースプログラムの分岐点では前記レ
   ジスタトレースメモリ指定手段によって選択された第２
   のレジスタトレースメモリに前記第１のレジスタトレー
   スメモリの内容を写し、前記分岐点で分岐した第１およ
   び第２の分岐経路では前記第１および第２のレジスタト
   レースメモリをそれぞれ用いてレジスタトレースを行う
   ことにより前記アセンブラソースプログラム中のレジス
   タに対する冗長なロード命令を削除して前記アセンブラ
   ソースプログラムを出力し、前記第１および第２の分岐
   経路の合流点では前記第１および第２のレジスタトレー
   スメモリの内容を比較し内容が異なるレジスタが存在す
   れば前記第１のレジスタメモリにおいて前記内容が異な
   るレジスタに対する内容を削除し前記第２のレジスタト
   レースメモリは未使用状態にし、前記合流点から延びる
   合流経路では前記第１のレジスタトレースメモリを用い
   てレジスタトレースを行うことによす前記アセンブラソ
   ースプログラム中のレジスタに対する冗長なロード命令
   を削除して前記アセンブラソースプログラムを出力する
   レジスタトレース部とを備えたレジスタトレース装置。