JPS6075966A - 塗りつぶし制御回路 - Google Patents
塗りつぶし制御回路Info
- Publication number
- JPS6075966A JPS6075966A JP58182727A JP18272783A JPS6075966A JP S6075966 A JPS6075966 A JP S6075966A JP 58182727 A JP58182727 A JP 58182727A JP 18272783 A JP18272783 A JP 18272783A JP S6075966 A JPS6075966 A JP S6075966A
- Authority
- JP
- Japan
- Prior art keywords
- boundary
- mask
- output
- circuit
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/10—Segmentation; Edge detection
- G06T7/12—Edge-based segmentation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2200/00—Indexing scheme for image data processing or generation, in general
- G06T2200/28—Indexing scheme for image data processing or generation, in general involving image processing hardware
Landscapes
- Engineering & Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のプレーンメモリに格納されたグラフ
ィックパターン情報を用いて図形表示を行なうグラフィ
ックディスプレイ装置に係シ、特に指定された図形境界
内を＠シっぷす塗りつぶし処理に好適する塗シっふし制
御回路に関する。
ィックパターン情報を用いて図形表示を行なうグラフィ
ックディスプレイ装置に係シ、特に指定された図形境界
内を＠シっぷす塗りつぶし処理に好適する塗シっふし制
御回路に関する。
一般に、この４市のグラフィックディスプレイ装置にお
ける塗シつぶし処理方法として、以下の２つの方法が知
られている。第１の方法は、境界情報用のプレーンメモ
リ（リフレッシュメモリ）ｆ：図形表示用のプレーンメ
モリとは別に用意し、この境界情報用プレーンメモリを
スキャンしながら、境界の内と外を判断し、図形表示用
プレーンメモリを塗シつぶし処理する方法である。しか
し、この第１の方法では、例えば）”＋３’ ／ｃる図
形の市なりによって生じた領域の内部を皓りつぶす場合
などには、塗シつぶす領域そのものの境界情報だけを取
り出す（生成する）ことが困難となり、時間がかかる欠
点があった。
ける塗シつぶし処理方法として、以下の２つの方法が知
られている。第１の方法は、境界情報用のプレーンメモ
リ（リフレッシュメモリ）ｆ：図形表示用のプレーンメ
モリとは別に用意し、この境界情報用プレーンメモリを
スキャンしながら、境界の内と外を判断し、図形表示用
プレーンメモリを塗シつぶし処理する方法である。しか
し、この第１の方法では、例えば）”＋３’ ／ｃる図
形の市なりによって生じた領域の内部を皓りつぶす場合
などには、塗シつぶす領域そのものの境界情報だけを取
り出す（生成する）ことが困難となり、時間がかかる欠
点があった。
−まだ、領域が変わるごとに境界情報用プレーンメモリ
をクリヤしなければならなかった。一方、必２の方法は
特定色（またはブリンク等の特定の属１生）で囲壕ルだ
領域、或いは特定色（またはブリンク等の特定の桐注）
のみで生成される頭載を、その内部の点よりザーチし、
境界を検出する”まで領域内として塗シつぶし処理を行
々う方法である。しかし、この第２の方法では、Ｊ）′
、’、界僕出が枚ｉｔなためにマイクロプロセッサ等を
用いソフトウェア処理により行なわれており、処理時間
が長くなる欠点があった。
をクリヤしなければならなかった。一方、必２の方法は
特定色（またはブリンク等の特定の属１生）で囲壕ルだ
領域、或いは特定色（またはブリンク等の特定の桐注）
のみで生成される頭載を、その内部の点よりザーチし、
境界を検出する”まで領域内として塗シつぶし処理を行
々う方法である。しかし、この第２の方法では、Ｊ）′
、’、界僕出が枚ｉｔなためにマイクロプロセッサ等を
用いソフトウェア処理により行なわれており、処理時間
が長くなる欠点があった。
このつ１克明は」−記事情に鑑みてなされたものでその
目的は、間車な・・−１・゛ウェアを付加するだけで塗
りつぶし境界の検出が高速で行なえる塗りつぶしｆｔ＋
ｉＪ （ＬＬ１回路を提供することにある。
目的は、間車な・・−１・゛ウェアを付加するだけで塗
りつぶし境界の検出が高速で行なえる塗りつぶしｆｔ＋
ｉＪ （ＬＬ１回路を提供することにある。
この発明では、複数のプレーンメモリに格納り・ぐター
ン情報のオン／オフいずれのビット客塗りつぶし境界と
するかを指定する境界情報がプレーンメモリ単位で設ホ
される比較値レジスタを設けている。上記複数のプレー
ンメモリの各出力内容は、比較回路によシ上記比較値し
ノスタの内容とビット対応で即ちプレーンメモリ単位で
比較される。この比較回路の比較結果には、伍りつぶし
境界の検出対数外プレーンメモリの出力内容に対する比
較結果も含壕れている。
ン情報のオン／オフいずれのビット客塗りつぶし境界と
するかを指定する境界情報がプレーンメモリ単位で設ホ
される比較値レジスタを設けている。上記複数のプレー
ンメモリの各出力内容は、比較回路によシ上記比較値し
ノスタの内容とビット対応で即ちプレーンメモリ単位で
比較される。この比較回路の比較結果には、伍りつぶし
境界の検出対数外プレーンメモリの出力内容に対する比
較結果も含壕れている。
そこで、この発明では、塗りつぶし境界の検出対象外プ
レーンメモＩＪ を指定するマスク情報が設定されるマ
スクレジスタと、このマスクレジスタの内容により上記
比較回路の出力の指定ピット全マスクするマスク回路を
設け、誤った境界検出が行なわれることを防止している
。マスク回路の出力であるプレーンメモリ単位の各境界
一致／不一致信号は論理回路に導かれ、当該論（り月（
−１１路はこれらの信号に基づき、塗シっぷし１話界に
佳したか否かを示す論理信号を発生する。
レーンメモＩＪ を指定するマスク情報が設定されるマ
スクレジスタと、このマスクレジスタの内容により上記
比較回路の出力の指定ピット全マスクするマスク回路を
設け、誤った境界検出が行なわれることを防止している
。マスク回路の出力であるプレーンメモリ単位の各境界
一致／不一致信号は論理回路に導かれ、当該論（り月（
−１１路はこれらの信号に基づき、塗シっぷし１話界に
佳したか否かを示す論理信号を発生する。
第１図はこの発明の一実施例に係るラスクスキャン形カ
ラーグラフィックディスプレイ装誼の４１″４成を示す
。同図において、１１は装置の中心をなし、図形処理、
通信処理、人出カ処理等を行なうマイクロプロセッサで
ある。１２は図示せぬホス） ＣＰＵとの間で通信全行
なうポストインタフェース、１３はキーｙＫ−ド或いは
タブレット弄の人力装置である。擾た、１４はグラフィ
ック・ぐターン情報全記憶するプレーンメモリ群である
。プレーンメモリ群１４は第２図に示すように例えばＲ
（Ｒｅｄ ）用のＲ７’レーンメモリ２１、Ｇ （Ｇｒ
ｅｅｎ ）用のＧプレーンメモリ２２およびＢ （Ｂｌ
ｕｅ ）用のＢプレーンメモリ２３を有している。なお
、ブリンクや輝度等の情報設定用のプレーンメモリは省
略されている。
ラーグラフィックディスプレイ装誼の４１″４成を示す
。同図において、１１は装置の中心をなし、図形処理、
通信処理、人出カ処理等を行なうマイクロプロセッサで
ある。１２は図示せぬホス） ＣＰＵとの間で通信全行
なうポストインタフェース、１３はキーｙＫ−ド或いは
タブレット弄の人力装置である。擾た、１４はグラフィ
ック・ぐターン情報全記憶するプレーンメモリ群である
。プレーンメモリ群１４は第２図に示すように例えばＲ
（Ｒｅｄ ）用のＲ７’レーンメモリ２１、Ｇ （Ｇｒ
ｅｅｎ ）用のＧプレーンメモリ２２およびＢ （Ｂｌ
ｕｅ ）用のＢプレーンメモリ２３を有している。なお
、ブリンクや輝度等の情報設定用のプレーンメモリは省
略されている。
再び第１図を参照すると、１５は表示タイミング信号を
生成するタイミング制御回路、１６はタイミング制御回
路１５の制御にょシブレーンメモリ群１４から出力さ八
るグラフィックパターン情報を、実際の表示用のグラフ
ィック、臂ターン情報に変換するカラールックアップテ
ーブルである。また、１７はカラールックアップテーブ
ル１６からの変換出力をビデオ信号に変換するデジタル
／アナａダ変換器（以下、ＤＡＣと称する）、１８はＣ
Ｒ’ｒモニタである。更に１９はマイクロブロセッザ１
ノの指示により塗りつぶし処理のだめの境界（塗シっぷ
し境界）検出を行なう塗シつぶし制剣１回路、２θはマ
イクロプロセッサ１１、ホストインタフェース１２、入
力装置１３、プレーンメモリ群１４、タイミング制側１
回路１５および塗シつぶし制御回路１９等を結合するシ
ステムパスでめる。
生成するタイミング制御回路、１６はタイミング制御回
路１５の制御にょシブレーンメモリ群１４から出力さ八
るグラフィックパターン情報を、実際の表示用のグラフ
ィック、臂ターン情報に変換するカラールックアップテ
ーブルである。また、１７はカラールックアップテーブ
ル１６からの変換出力をビデオ信号に変換するデジタル
／アナａダ変換器（以下、ＤＡＣと称する）、１８はＣ
Ｒ’ｒモニタである。更に１９はマイクロブロセッザ１
ノの指示により塗りつぶし処理のだめの境界（塗シっぷ
し境界）検出を行なう塗シつぶし制剣１回路、２θはマ
イクロプロセッサ１１、ホストインタフェース１２、入
力装置１３、プレーンメモリ群１４、タイミング制側１
回路１５および塗シつぶし制御回路１９等を結合するシ
ステムパスでめる。
第３図はこの発明に直接関係する塗りつぶし制御回路１
９の内部構成を示す。同図において、３１は境界情報が
プレーンメモリ単位で設定される比較値レジスタである
。この比較値レジスタ３ノＬノ：／ステムバス２θに接
続さノ１．でいる。
９の内部構成を示す。同図において、３１は境界情報が
プレーンメモリ単位で設定される比較値レジスタである
。この比較値レジスタ３ノＬノ：／ステムバス２θに接
続さノ１．でいる。
−１−１己境界１（！を報はグラフィック・ぐターン情
報のオン２／オフいずれのビラトラ塗シつぶし境界とす
るかをル−ンメモリ対応で指定する情報である。この例
では、境界情報は、Ｒプレーンメモリ２１に対する境界
指定ピッ）Ｒｏ、Ｇプレーンメモリ２２に対する境界指
定ビットＧ。および１３プレーンメモリ２３に対する境
界指定ビ。
報のオン２／オフいずれのビラトラ塗シつぶし境界とす
るかをル−ンメモリ対応で指定する情報である。この例
では、境界情報は、Ｒプレーンメモリ２１に対する境界
指定ピッ）Ｒｏ、Ｇプレーンメモリ２２に対する境界指
定ビットＧ。および１３プレーンメモリ２３に対する境
界指定ビ。
トＢｏからなっている。３２は一致検出イ）マ、例えば
イクスクルーシブ・ノアダー） （以下ＥＸ −ＮＯＲ
と称する）３２１〜３２３からなる比較回折６である。
イクスクルーシブ・ノアダー） （以下ＥＸ −ＮＯＲ
と称する）３２１〜３２３からなる比較回折６である。
ＥＫ−ＮＯＲ３２１は■七プレーンメモリ２ノの出７１
ヒツト（成る衣示点のグラフィック・ぐターン情報）と
（比較レジスタ３１の内容中の）境界指定ピノ）ＲＯと
の一致を検出する。
ヒツト（成る衣示点のグラフィック・ぐターン情報）と
（比較レジスタ３１の内容中の）境界指定ピノ）ＲＯと
の一致を検出する。
ＥＸ−ＮＯＩも３２２Ｉ」、Ｇプレーンメモリ２２の出
力ビットと境界指定ピッ）Ｇｏ との一致を検出し、匡
Ｘ−ＮＯＲ３２３はＢプレーンメモリ２３の出カビ７ト
と噴界指定ビットＢｏとの一致を検出する。
力ビットと境界指定ピッ）Ｇｏ との一致を検出し、匡
Ｘ−ＮＯＲ３２３はＢプレーンメモリ２３の出カビ７ト
と噴界指定ビットＢｏとの一致を検出する。
３３は塗りつぶし境界の検出対象外プレーンメモリ全指
定するマスク情報が設定されるマスクレジスタである。
定するマスク情報が設定されるマスクレジスタである。
マスクレジスタ３３はシステムパス２０に接１うヒされ
ている。上記マスク情報は、Ｒｆプレーンメモリ２１対
するマスク指定ビットＲ１，Ｇプレーンメモリ２２に対
するマスク指定ビットＧ１およびＢプレーンメモリ２３
に対するマスク指定ピッ）Ｂ＋からなっている。３４は
オアダート（以下、ＯＲと称する）３４１〜３４３から
なるマスク回路である。
ている。上記マスク情報は、Ｒｆプレーンメモリ２１対
するマスク指定ビットＲ１，Ｇプレーンメモリ２２に対
するマスク指定ビットＧ１およびＢプレーンメモリ２３
に対するマスク指定ピッ）Ｂ＋からなっている。３４は
オアダート（以下、ＯＲと称する）３４１〜３４３から
なるマスク回路である。
ＯＲ３４７にはＥＸ−ＮＯＲ３２１の出力と（マスクレ
ジスタシ３の内容中の）マスク指定ピッ）Ｒ＋とが入力
される。また、ＯＲ：Ｉ ４２にはＥＸ −ＮＯＲ３２
２の出力とマスク指定ピッ）Ｇｔ とが入力され、０Ｒ
３４ヲにはＥＸ−ＮＯＲ３２３の出力とマスク指定ビッ
トＢｌ とが入力される。
ジスタシ３の内容中の）マスク指定ピッ）Ｒ＋とが入力
される。また、ＯＲ：Ｉ ４２にはＥＸ −ＮＯＲ３２
２の出力とマスク指定ピッ）Ｇｔ とが入力され、０Ｒ
３４ヲにはＥＸ−ＮＯＲ３２３の出力とマスク指定ビッ
トＢｌ とが入力される。
３５ばＯｆＬ、’１４１〜３４３の各出力が入力される
アンドゲート（以下、ＡＮＤと称する）、３６はＡＮＤ
Ｖ ５の出力を一時保持するフリップ７ ａ 。
アンドゲート（以下、ＡＮＤと称する）、３６はＡＮＤ
Ｖ ５の出力を一時保持するフリップ７ ａ 。
ゾ（以下、Ｆ／Ｆと称する）である、Ｆ／Ｆ ３６の出
力端子はシステムパス２０に接続されている。
力端子はシステムパス２０に接続されている。
次に、この発明の一実施例の動作を説明する年、ＣＩｔ
Ｔモニタ１８に第４図に示す如くＧ（【ンｊＱｌｏｎ）
の三角形、Ｗ （Ｗｈｊｔｅ ）の円、およびＢ（旧１
１６）の矩形が互いに市なシ合って表示“さｉしている
ものとする。この場合、三角形を示すグラフィック・ぞ
ターンｆ＃ ＊ｌ＃はＧプレーンメモリ２２に、円を承
すグラフィックパターン１青報ｉ１： ｌｔ 、 Ｇ
、 Ｂ全てのプレーンメモリ２１〜２３に、小形を示す
グラフィック・ぞターンメモリはＢ・にターンメモリ２
３にそれぞれ−ｄき込−まルている。この人ノ占で、マ
イクロプロセ、す１１は円の内ｌｌ１１印域で且つ三角
形の外側領域である図示；１ｅ１線頒域全Ｗ （Ｗｈ
ｉ ｔ ｅ ）で塗シつぶす処理全行７．７：う・もの
とする。したがって塗りつぶし境界は（Ｖ上／こはＧと
ガる。これをＲ，Ｇ、Ｂに分割すると、をりつぶし境界
ばＲ、Ｇ 、 Ｂ ’Ｊ、たはＧである。そこでマイク
ロブ自セッザ１１は境界情報” ）ｔｏ にｏ Ｂｏ
”として°’０１０”（ＲＧＢ）全システムバス２０経
由で比ＩＮ Ｉｎｋレノスタ３Ｉにセットする。また、
この状罐ではＷのとき一致がとれないので、マイクロプ
ロ士ッサ１１はＧプレーンメモリ２２以外のプレーンメ
モリ（即チＲ７’レーンメモリ２１、Ｂプレーンメモリ
２３）を塗りつぶし境界の横用対象外とするマスク４’
ｌｔ報” １０１”（Ｉ（ＣＢ ）をシステムパス２θ
経由でマスクレジスタ３３にセットスル。
Ｔモニタ１８に第４図に示す如くＧ（【ンｊＱｌｏｎ）
の三角形、Ｗ （Ｗｈｊｔｅ ）の円、およびＢ（旧１
１６）の矩形が互いに市なシ合って表示“さｉしている
ものとする。この場合、三角形を示すグラフィック・ぞ
ターンｆ＃ ＊ｌ＃はＧプレーンメモリ２２に、円を承
すグラフィックパターン１青報ｉ１： ｌｔ 、 Ｇ
、 Ｂ全てのプレーンメモリ２１〜２３に、小形を示す
グラフィック・ぞターンメモリはＢ・にターンメモリ２
３にそれぞれ−ｄき込−まルている。この人ノ占で、マ
イクロプロセ、す１１は円の内ｌｌ１１印域で且つ三角
形の外側領域である図示；１ｅ１線頒域全Ｗ （Ｗｈ
ｉ ｔ ｅ ）で塗シつぶす処理全行７．７：う・もの
とする。したがって塗りつぶし境界は（Ｖ上／こはＧと
ガる。これをＲ，Ｇ、Ｂに分割すると、をりつぶし境界
ばＲ、Ｇ 、 Ｂ ’Ｊ、たはＧである。そこでマイク
ロブ自セッザ１１は境界情報” ）ｔｏ にｏ Ｂｏ
”として°’０１０”（ＲＧＢ）全システムバス２０経
由で比ＩＮ Ｉｎｋレノスタ３Ｉにセットする。また、
この状罐ではＷのとき一致がとれないので、マイクロプ
ロ士ッサ１１はＧプレーンメモリ２２以外のプレーンメ
モリ（即チＲ７’レーンメモリ２１、Ｂプレーンメモリ
２３）を塗りつぶし境界の横用対象外とするマスク４’
ｌｔ報” １０１”（Ｉ（ＣＢ ）をシステムパス２θ
経由でマスクレジスタ３３にセットスル。
これによシ、境界検出は以下に示すようにＧプレーンメ
モリ２２の情報についてのみ、即ち三角形または円形の
情報で行なわれ、矩形の情報は無視される。
モリ２２の情報についてのみ、即ち三角形または円形の
情報で行なわれ、矩形の情報は無視される。
マイクロプロ士ッサ１１は境界ｔｇ報およびマスク情報
の設定処理を終了すると、竺りつぶし領域内の成る点Ｐ
（第４図参照）よりプレーンメモリ群１４のサーチを開
始する。例えば点Ｐに対応するＲ、Ｇ、Ｂの各プレーン
メモリ２１〜２３の出力はいずれも０＃である。一方、
境界情報を構成する境界指定ビットＲ６，Ｇｏ。
の設定処理を終了すると、竺りつぶし領域内の成る点Ｐ
（第４図参照）よりプレーンメモリ群１４のサーチを開
始する。例えば点Ｐに対応するＲ、Ｇ、Ｂの各プレーン
メモリ２１〜２３の出力はいずれも０＃である。一方、
境界情報を構成する境界指定ビットＲ６，Ｇｏ。
Ｂｏは前述したようにそれぞれ“０″、“１″′。
′０＃である。したがってＥＸ−ＮＯＲ３２２は不一致
を検出し、論理″０”の信号を出力する。
を検出し、論理″０”の信号を出力する。
ＥＸ−ＮＯＩ尤３２２の論理１′″０”出力はＯＲ３４
２の一方の入力端子に導かね、る。ＯＲ３４２の他方の
入力端子にはマスク指定ピッＦ Ｑ 、 〔＝−１０′
Ｊ ）がシ、冒か力ている。したがって０Ｒ３４２は論
〕里“′０＃の信号を出力する。ＯＲ３４２の出力はＯ
Ｒ３４１、３４３の出力と共にＡＮＤ ３５に導かれる
。ＡＮＩ） 、９５はＯＲ３４２ノ％８理゛″０”出力
に尾、じて論理°′０”の信号を出力する。ＡＮＤ ３
５の論理″０″′出力はＦ／Ｆ ３６に保持される。
２の一方の入力端子に導かね、る。ＯＲ３４２の他方の
入力端子にはマスク指定ピッＦ Ｑ 、 〔＝−１０′
Ｊ ）がシ、冒か力ている。したがって０Ｒ３４２は論
〕里“′０＃の信号を出力する。ＯＲ３４２の出力はＯ
Ｒ３４１、３４３の出力と共にＡＮＤ ３５に導かれる
。ＡＮＩ） 、９５はＯＲ３４２ノ％８理゛″０”出力
に尾、じて論理°′０”の信号を出力する。ＡＮＤ ３
５の論理″０″′出力はＦ／Ｆ ３６に保持される。
マイクロプロセッサ１１はＦ／Ｆｓｅの内容をシステム
パス２０経出で取り込む。マイクロプロセッサ１ノは、
上述のように塗りつぶし境界で一致検出を行なう境界情
報を設定した坊）合、Ｆ／ｌ・” 、９６の内容が睡１
理“１＃となることにょシ点Ｐが塗りつぶし境界上にあ
ることを判別する。
パス２０経出で取り込む。マイクロプロセッサ１ノは、
上述のように塗りつぶし境界で一致検出を行なう境界情
報を設定した坊）合、Ｆ／ｌ・” 、９６の内容が睡１
理“１＃となることにょシ点Ｐが塗りつぶし境界上にあ
ることを判別する。
この例のようにＦ／Ｆ 、９ ｅの内容が論理１′ｏ＃
の場合、マイクロプロセッサ１ノは点Ｐが塗りつぶし境
界内にあるものとして当該点Ｐ ′ｆ：Ｗ（ＲＧ１３）
で轄りつぶ丁・以下１同様にして、マイクロプロセッサ
１１は、後続する一定方向（上翫下−左または右方向）
の各金４レーンメモリ２１〜２３内アドレスを、これら
プレーンメモリ２１〜２３に順次与える。そして、マイ
クロプロセッサ１１は新たに与えた点が塗シっぷし境界
内にあるか否かをＦ／／Ｆ３６の内容にょシ判別し、該
当点に対する塗シつぶし処理を行なう。
の場合、マイクロプロセッサ１ノは点Ｐが塗りつぶし境
界内にあるものとして当該点Ｐ ′ｆ：Ｗ（ＲＧ１３）
で轄りつぶ丁・以下１同様にして、マイクロプロセッサ
１１は、後続する一定方向（上翫下−左または右方向）
の各金４レーンメモリ２１〜２３内アドレスを、これら
プレーンメモリ２１〜２３に順次与える。そして、マイ
クロプロセッサ１１は新たに与えた点が塗シっぷし境界
内にあるか否かをＦ／／Ｆ３６の内容にょシ判別し、該
当点に対する塗シつぶし処理を行なう。
このような塗りつぶし処理の過程で、マイクロプロセッ
サ１１から、三角形と重ならない円形領域の境界（円周
上）に位置する点のプレーンメモリ２１〜２３内アドレ
スが与えられたものとする。この場合、プレーンメモリ
２１〜２３からいずれも論理パ１′のグラフイノクツ９
ターン情報が出力される１、この結果、ＥＸ−ＮＯＲ３
２２は境界指示ピッ）Ｇ。（−” １ ’ ）との一致
を検出し、論理゛１”の信号を出力する。
サ１１から、三角形と重ならない円形領域の境界（円周
上）に位置する点のプレーンメモリ２１〜２３内アドレ
スが与えられたものとする。この場合、プレーンメモリ
２１〜２３からいずれも論理パ１′のグラフイノクツ９
ターン情報が出力される１、この結果、ＥＸ−ＮＯＲ３
２２は境界指示ピッ）Ｇ。（−” １ ’ ）との一致
を検出し、論理゛１”の信号を出力する。
これに対し、論理“０”の境界指示ピッ）Ｒ８゜Ｂｏが
与えられているＥＸ−ＮＯＲ、？ ２１ 、３２３は不
一致演出を行なってしまう。ＥＸ−ＮＯＲ、Ｖ ２１の
出力はマスク指定ビットＲ１と共にＯＲ３４１に導かれ
る。また、ＥＸ−ＮＯＲ３２２の出力はマスク１：ｉ定
ビットＧ１ と共にＯＲ３４２に導かれ、ＥＸ−ＮＯＲ
，１２３の出力はマスク指定ピッ）Ｂ１ と共にＯＲ３
４３に導かれる。これらＯＲ３４１〜３４３の各出力は
ＡＩ’ＪＤ ３５に導かれる。Ｊ ＝Ｂ、 −” ］
”であるこの例では、０Ｒ３４１，３４３の出力ｕｌ＞
Ｘ−Ｎ０Ｉ’ｔ ３２１ 、３２３ ノ出力（即チー、
ｔ／不一致結果）に無関係に論理１１１７１となる。一
方、Ｇ １−” Ｏ”であるこの例では、ＯＲ、Ｖ ４
２の出力はｌ！：Ｘ−Ｎ０Ｉζ３２２の出力に一致する
。即ち、ＡＮＩ） ３５の出力はＥＸ−ＮＯＲ３２２の
出力、いいかえればＧル−ンメモリ２２に対する−０．
／不一致４リミ出結果に一致する。このように、この実
施例では、マスク指定ビットＲ１、Ｂ＋に用いてｉｔル
−ンメモリ２ノ、Ｂ７’レーンメモリ２３に文・１する
（ ＥＸ−ＮＯＲ、Ｖ ２１ 、 、？ ２２による）
境界検出結果をマスク（無視）することによシ、Ｗ（Ｇ
の三角形と■ならない円形領域の境界）を１’、’ｉｊ
出でさ−るようにしている。マイクロプロセッサ１ノは
Ｆ／Ｆ 、’ｉ ６の内容が論理゛１″となることによ
り、指鼠点が塗りつぶし境界に達したことを判別すると
、指定点の移動方向を変えて前述した処理を繰り返す。
与えられているＥＸ−ＮＯＲ、？ ２１ 、３２３は不
一致演出を行なってしまう。ＥＸ−ＮＯＲ、Ｖ ２１の
出力はマスク指定ビットＲ１と共にＯＲ３４１に導かれ
る。また、ＥＸ−ＮＯＲ３２２の出力はマスク１：ｉ定
ビットＧ１ と共にＯＲ３４２に導かれ、ＥＸ−ＮＯＲ
，１２３の出力はマスク指定ピッ）Ｂ１ と共にＯＲ３
４３に導かれる。これらＯＲ３４１〜３４３の各出力は
ＡＩ’ＪＤ ３５に導かれる。Ｊ ＝Ｂ、 −” ］
”であるこの例では、０Ｒ３４１，３４３の出力ｕｌ＞
Ｘ−Ｎ０Ｉ’ｔ ３２１ 、３２３ ノ出力（即チー、
ｔ／不一致結果）に無関係に論理１１１７１となる。一
方、Ｇ １−” Ｏ”であるこの例では、ＯＲ、Ｖ ４
２の出力はｌ！：Ｘ−Ｎ０Ｉζ３２２の出力に一致する
。即ち、ＡＮＩ） ３５の出力はＥＸ−ＮＯＲ３２２の
出力、いいかえればＧル−ンメモリ２２に対する−０．
／不一致４リミ出結果に一致する。このように、この実
施例では、マスク指定ビットＲ１、Ｂ＋に用いてｉｔル
−ンメモリ２ノ、Ｂ７’レーンメモリ２３に文・１する
（ ＥＸ−ＮＯＲ、Ｖ ２１ 、 、？ ２２による）
境界検出結果をマスク（無視）することによシ、Ｗ（Ｇ
の三角形と■ならない円形領域の境界）を１’、’ｉｊ
出でさ−るようにしている。マイクロプロセッサ１ノは
Ｆ／Ｆ 、’ｉ ６の内容が論理゛１″となることによ
り、指鼠点が塗りつぶし境界に達したことを判別すると
、指定点の移動方向を変えて前述した処理を繰り返す。
なお、上述の例では、塗り′りぶし境界で一致検出を行
なう境界情報ｆ：段設定るものとしたが、塗りつぶし境
界で不−紋検出を行なうようにしてもよい。この場合、
第４図に斜線で承す領域−〇つぶし領域）内での一致検
出条件はＲＧＢまたはＲＧＢである。そこで境界情報“
’Ｒ８Ｇｏ Ｂｏ”として００１”（ＲＧＢ）を用いマ
スクドｒ１報” Ｒ，ＧＩ Ｂ、”としても” ００１
”（ＲＧＢ）を用い、Ｆ／Ｆ ３ｔ；の内容が論理”
ｏ ”となること（不一致）全検出することで指定点が
塗りつぶし境界に達したことの判別が可能となる。
なう境界情報ｆ：段設定るものとしたが、塗りつぶし境
界で不−紋検出を行なうようにしてもよい。この場合、
第４図に斜線で承す領域−〇つぶし領域）内での一致検
出条件はＲＧＢまたはＲＧＢである。そこで境界情報“
’Ｒ８Ｇｏ Ｂｏ”として００１”（ＲＧＢ）を用いマ
スクドｒ１報” Ｒ，ＧＩ Ｂ、”としても” ００１
”（ＲＧＢ）を用い、Ｆ／Ｆ ３ｔ；の内容が論理”
ｏ ”となること（不一致）全検出することで指定点が
塗りつぶし境界に達したことの判別が可能となる。
以上詳述したようにこの発明によれば、簡単な回路（４
成により、塗シつぶし境界検出の高速化が図れるので、
塗シつぶし処理時間の短縮が可能となる。
成により、塗シつぶし境界検出の高速化が図れるので、
塗シつぶし処理時間の短縮が可能となる。
第１図はこの発明の一実施例に係るラスクスキャン形カ
ラーグラフィックディスルイ装置のイ１η成を示すブロ
ック図、紀２図は第１図に示すプレーンメモリ群の具体
的構成を示す図、第３図はｌ貼１図に示す塗りつぶし制
御回路の回路槁成図、第４図は醐りつぷし頭載を説明す
るだめの図形表示例を示す図である。 １１ ・マイクロｆｏセッサ、１８・・・ＣＲＴモニタ
、１９・・塗りつぶし制御回路、２１ ＝、Ｉ（プレー
ンメモリ、２２・・ａｆレーンメモリ、２３・・Ｂ ７
レーンメモリ、３１・・・比較値レジスタ、３２・・・
比１）佼回路、３３・・・マスクレジスタ、３４・・・
マスク回路、３５・・・アンＰケ” −） （Ａ’ＮＤ
）１、イ６・・・フリ、フフロ／ ７’ （Ｆ／Ｆ
）。 出願人代理人 弁理士 鈴 江 武 彦第１！′１ ＠ ２Ｍツ１ 第３図 （
ラーグラフィックディスルイ装置のイ１η成を示すブロ
ック図、紀２図は第１図に示すプレーンメモリ群の具体
的構成を示す図、第３図はｌ貼１図に示す塗りつぶし制
御回路の回路槁成図、第４図は醐りつぷし頭載を説明す
るだめの図形表示例を示す図である。 １１ ・マイクロｆｏセッサ、１８・・・ＣＲＴモニタ
、１９・・塗りつぶし制御回路、２１ ＝、Ｉ（プレー
ンメモリ、２２・・ａｆレーンメモリ、２３・・Ｂ ７
レーンメモリ、３１・・・比較値レジスタ、３２・・・
比１）佼回路、３３・・・マスクレジスタ、３４・・・
マスク回路、３５・・・アンＰケ” −） （Ａ’ＮＤ
）１、イ６・・・フリ、フフロ／ ７’ （Ｆ／Ｆ
）。 出願人代理人 弁理士 鈴 江 武 彦第１！′１ ＠ ２Ｍツ１ 第３図 （
Claims (1)
- 複数のル−ンメモリに格納されたグラフィックパターン
情報を用いて図形表示を行なうグラフィックディスプレ
イ装置において、上記グラフィックパターン情報のオン
／オフいずれのビラトラ伍りつぶし境界とするかｆＩ：
指定する境界（’ＩＶ報が」二６己ゾレーンメモリ草位
で設定される比較１１αレノスタと、この比較値レジス
タの内容ト上記伏々又のプレーンメモリの出力内容とを
７０レーンメ七り単位で比較する比較回路と、上記塗り
つぶし境界の検出対象外プレーンメモリを」１１定する
マスク情報が設定されるマスクレジスタと、このマスク
レジスタの内ＷＶＣよシ上記比較回路の出力の指定ビッ
トをマスクするマスク回路と、このマスク回路から出力
されるプレーンメモリ単位の各境界一致／不一致信号に
基づいて伍りつぶし境界に達したか否か全示す論理信号
を発生する論理回路とを具備することを特徴とする塗シ
つぶし制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182727A JPS6075966A (ja) | 1983-09-30 | 1983-09-30 | 塗りつぶし制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182727A JPS6075966A (ja) | 1983-09-30 | 1983-09-30 | 塗りつぶし制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075966A true JPS6075966A (ja) | 1985-04-30 |
Family
ID=16123383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182727A Pending JPS6075966A (ja) | 1983-09-30 | 1983-09-30 | 塗りつぶし制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280320A2 (en) * | 1987-02-27 | 1988-08-31 | Nec Corporation | Graphics display controller equipped with boundary searching circuit |
-
1983
- 1983-09-30 JP JP58182727A patent/JPS6075966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280320A2 (en) * | 1987-02-27 | 1988-08-31 | Nec Corporation | Graphics display controller equipped with boundary searching circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2017190545A1 (zh) | 伽马调整的方法及装置 | |
| US4190831A (en) | Light pen detection system for CRT image display | |
| US4232374A (en) | Segment ordering for television receiver control unit | |
| CN109933324A (zh) | 一种核电dcs人机界面自动生成方法 | |
| JPH0160155B2 (ja) | ||
| JPH0569224B2 (ja) | ||
| CN104461797B (zh) | 测试笔记本电脑外接显示接口的系统及方法 | |
| JPS6075966A (ja) | 塗りつぶし制御回路 | |
| NO174404B (no) | System for aa fremvise datategn i farge paa en fargeskjerm | |
| US7161531B1 (en) | High performance radar display | |
| JPS5946397B2 (ja) | 可変精度トレンドグラフ表示装置 | |
| CN115705807A (zh) | 显示屏低灰显示效果的测试方法、装置、设备和介质 | |
| JPS5947664A (ja) | 画像ペイント処理方式 | |
| CN114677319A (zh) | 干细胞分布确定方法、装置、电子设备及存储介质 | |
| JPS63116866A (ja) | 文字フオント変換方式 | |
| JPH01156816A (ja) | 画像合成装置 | |
| KR930005777B1 (ko) | 도형 처리장치 | |
| JPH07210143A (ja) | コンピュータ表示システム | |
| JPS6226472B2 (ja) | ||
| JPH0371271A (ja) | ヒット検出方法およびその装置 | |
| JPS63269066A (ja) | グリツチ検出表示方法と装置 | |
| JPS62179603A (ja) | 線幅計測方式 | |
| JP2000163596A (ja) | 動画処理装置 | |
| JPH02116980A (ja) | 画像処理装置 | |
| JPH0624020B2 (ja) | ディジタル画像の塗り潰し領域検出方法 |