JPS6074579A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置の製造方法の改良に関する。特に、
電界効果トランジスタ（以下ＦＥＴという）のゲート電
極の形成方法の改良に関する。

更に詳しくは、ゲート電極とチャンネルとの接触部の電
流通路にそう方向の長さく以下ゲート長という）を短く
し、ソース電極・ドレイン電極間の距離が短い構造（以
下超ナロー構造という）とし、かつ、ソース・ドレイン
とゲートとの間の表面状態を安定にして各電極間の絶縁
耐力を大きくし、遮断周波数特性が良好であり、ローノ
イズであり、大電力用に適するようにしたＦＥＴの製造
方法に関する。

（２）技術の背景 ＦＥＴの特性を表す主要な要素として、（イ）遮断周波
数特性、（１口）ノイズ特性、利得特性、（ハ）絶縁耐
力等がある。

まず遮断数波特性ｆ７は ｆＴ＝Ｋｇｍ／２πＣｇｇ と表示され、ゲート長を短縮し、寄生容量を小さくし、
更に超ナロー構造とすることにより向上することができ
る。

次に、ノイズ特性、利得特性は、ソース・ドレインとゲ
ートとの間の表面状態を安定化することにより達成され
る。

遮断周波数特性を向上するには、ゲート長を短縮しソー
スとドレインとの間隔を短縮して超ナロー構造とするこ
とにより達成されるが、大電力用ＦＥＴとするためには
、絶縁耐力の向上が必須であり、この要請を満足するた
めには逆にワイドリセス構造とすることが望ましい。

ところが、短ゲート長を有する超ナロー構造とワイドリ
セス構造とは排反的関係にあるからこれを同時に満足し
、しかも、表面状態を安定にすることは容易ではない。

本発明は、この相反する二つの要請を同時に解決し、し
かも、表面状態の安定化も容易確実に実現する利益を有
する半導体装置を提供したものである。

（３）従来技術と問題点 従来技術に係るゲート電極の製造方法をもって短ゲート
長構造を実現しようとすると、第１図に示すようにゲー
ト電極２が山形となりゲート抵抗を増大することになり
目的を達しない、特に高周波領域においては表皮効果の
影響があって抵抗が大幅に増大する。なお、図において
ｌは基板である。

従来技術における製造方法をもって超ナロー構造を実現
するためにはソース・ドレインとゲートとの間の表面安
定化が必須であり、表面安定化のための材料としては二
酸化シリコン、窒化シリコン等が使用されているが、必
ずしも完全なものとは云い難く、結局絶縁耐力を低下さ
せることになるので、おのづと限界があり、特に大電力
用としては満足すべきものではなかった。

要するに、従来技術においては、ゲート長が短く超ナロ
ー構造で遮断周波数特性がすぐれており、表面状態が安
定でローノイズ特性でしかも利得特性もすぐれており、
絶縁耐力が大きく大電力用としても利用しうるＦＥＴを
製造しうる方法は存在せず、かかる半導体装置の製造方
法の開発が望まれていた。

（４）発明の目的 本発明の目的はこの要請にこたえることにあり、ゲート
長が短く超ナロー構造で遮断周波数特性がすぐれており
、ソース・ドレインとタートとの間の表面状態が安定で
ローノイズ特性でしかも利得特性もすぐれており、絶縁
耐力が大きく大電力用としても利用しうるＦＥＴを製造
しうる利益を有する半導体装置の製造方法を提供するこ
とにある。

（５）発明の構成 本発明の構成は、半導体基板に絶縁物層を形成し、フォ
トリソグラフィー法を使用してゲート電極が前記半導体
基板に接触する領域に対応する領域に開口を有するレジ
ストマスクを形成し、該レジストマスクを使用してなす
非方向性エツチング法を使用して前記絶縁物層の上部を
前記レジストマスクの開口面積より大きな開口面積とな
るようにエツチングし、つづいて、前記レジストマスク
を使用してなす垂直性エツチング法を使用して前記絶縁
物層に上部の幅が大きく下部の幅が小さい開口を形成し
、高温をもってなす金属膜形成方法を使用して金属薄膜
を形成した後前記基板を冷却して前記開口を一部カバー
している該金属薄膜と前記レジストマスクとの二重層を
カーリングさせ、再び金属膜を形成して下部の断面積は
前記開口の下部の面積と等しく上部の断面積はこれより
大きいゲート電極を形成する工程を有する半導体装置の
製造方法にある。

換言すれば、本発明は、（イ）ゲート電極の形状をいわ
ゆるネイルヘッド型として、ゲート長を短縮してもゲー
ト抵抗が増大しないようにし、（ロ）ソース・ドレイン
とゲートとの間の表面には工程初期に良質の絶縁物層を
堆積して、以後、この表面が汚染されたりダメージを受
ける機会をなくすることを基本的思想とし、これを実現
するために、（ハ）活性領域をまず絶縁物層をもってカ
バーし、性質の異なるエツチング法を重複して使用しく
２ステツプエツチング）して中間のみが膨大している開
口を上′記の絶縁物層に形成し、（ニ）高温をもってな
す金属堆積方法を使用して基板全面に金属薄膜を堆積さ
せ、ゲート電極の下部を形成するとともに、（ホ）上記
の開口に向ってオーバーハングしているレジストマスク
スト膜及び／または絶縁物層の上部にも金属薄膜を形成
し、その後基板を急冷して、上記の開口に向ってオーバ
ーハングしているレジストマスクスト膜及び／または絶
縁物層との二重層を上方にカーリングさせて開口部の面
積を拡大した後、（へ）再び金属膜を形成して、結果的
に、下部の断面積は上記開口の下部の面積と等しく小さ
いが上部の断面積はこれより大きくされた、いわゆるネ
イルヘッド形状のゲート電極を形成し、（ト）ソース・
ドレインとゲートとの間の表面には上記の工程中エツチ
ング剤や酸素と接触する機会を与えず安定な状態に保持
することとしたことにある。

なお、この構成における半導体基板としてはシリコンも
使用しうるが、ガリウムヒ素等の化合物半導体が特に好
適である。

上記の構成をなす工程のうち、絶縁物層に上部の幅が大
きく下部の幅が小さい開口を形成する工程の後に、この
開口を介して非方向性エツチング法を使用して半導体基
板をエツチングする工程を付加すると、高温をもってな
す金属形成工程において活性領域が１Ｏ−７Ｔｏｒｒ程
度（上記の金属形成方法によって規定される真空度）の
真空をもって封止されるので活性領域の表面状態が良好
に保持されることになり、活性領域の表面状態を良好に
保つ効果は絶大である。

上記の構成において、絶縁物層を上下２層または上中下
３層としておき、２層の場合は上層をエツチングされや
すい材料とし、３層の場合は中層のみをエツチングされ
やすい材料とすると、この絶縁物層に中間のみが膨大し
ている開口の形成が容易となり、特に３層の場合は、開
口に向ってオーバーハングしている金属薄膜とレジスト
マスクスト膜及びｌまたは絶縁物層との積層体を上方に
カーリングさせる工程も容易になり、ネイルヘッド型ゲ
ート電極の形成が容易になる。

（６）発明の実施例 以下、図面を参照しつつ、本発明の実施例に係るガリウ
ムヒ素ＦＥＴの製造方法につき説明する。

第２図参照 Ｎ型の活性領域４を一部に有する反絶縁性ガリウムヒ素
基板３上に絶縁物膜例えば二酸化シリコン膜５を堆積し
た後、レジスト膜６を塗布形成する。

第３図参照 フォトリソグラフィー法を使用して、ゲート電極の基部
すなわちゲート電極が活性領域４に接触する領域に対応
して開ロアをレジスト膜６に形成してエツチング用レジ
ストマスク形成する。　このエツチング用レジストマス
ク使用して、緩衝フッ酸を使用してなすウェットエツチ
ング法をもって二酸化シリコン膜５をその厚さの２層３
程度までエツチングする。このとき、エッチジグは横方
向にも広がり、レジスト膜６は図示するように開ロア°
をおおってオーバーハングして残留する。

第４図参照 つづいて、リアクティブイオンエツチング法を使用して
、二酸化シリコン膜５をエツチングする。このときは、
エツチングは横方向には広がらず、開口は全体として図
示するように、中間のみが膨大している形状となる。

第５図参照 更につづいて、ガリウムヒ素基板３のＮ型活性領域４を
エツチングする。このとき、エツチングは横方向にも広
がり、開口は図示するようになる。このエツチング工程
をなす目的は活性領域４の厚さを調整することと活性領
域４上に、二酸化シリコン膜５との間に空洞８を形成す
ることにある。

第６図参照 １００℃程度の高温をもってなす真空蒸着法を使用して
アルミニウム等の金属層９を形成する。このとき、金属
層９は図示するようなネイルヘッド形状となり、空洞８
は真空蒸着工程中に封止しされ、結果的に、活性領域４
は鼻真空下に清浄に封１ 止されることになる。

第７図参照 ペルジャー内の温度を室温程度まで低下すると、金属層
９とレジスト膜６との膨張係数の差により、これら２層
は上方にカーリングして大きな開ロア”が形成される。

第８図参照 大きな開ロア″を介して真空蒸着を続行して、ネイルヘ
ッド形状の金属層９の上部に金属を堆積してゲート電極
８°を形成する。

使用済みのレジスト膜６を溶解除去するとともに不要な
領域の金属層９をリフトオフ除去する。

第９図参照 ソース・ドレイン領域上から二酸化シリコン膜５を除去
してここにソース・ドレイン電極１０を形成する。

以上説明せる工程をもって製造したガリウムヒ素ＦＥＴ
においては、ゲート電極の形状がいわゆるネイルヘッド
形となっているので、短ゲート長にもかかわらずゲート
抵抗は従来技術における物２ に比して約１／２に低減され、雑音指数も１２ＧＨｚに
おいて０．４デシベル低減された。又、ソース・ドレイ
ンとゲートとの間の表面には工程初期に良質の絶縁物層
が堆積され、それ以後ダメージを受けたり汚染を受けた
りする機会がないので安定化は極めて完全である。その
ため、活性領域の安定度を示すパラメータとして通常使
用されるトランスコンダクタンス（ｇｍ）の周波数依存
性（ｇ１１２（ｆ２）／ｇｍｔ、（ｆ　ｔ）　）は１０
０ＫＨｚと２０Ｈｚとの比、即ちｇｍ（１００ＫＨｚ）
／ｇｍ（２０Ｈ２）が０．９５〜１．０となり従来技術
における値０．８と比し大幅に改善された。

そのため、電力利得（ＵＣ）も１２ＧＨｚにおいて１．
０デシベルの改善が確認された。さらに、活性領域は１
Ｏ−７Ｔｏｒｒ程度の高真空をもって封止されるのでソ
ース・ドレインとゲートとの間の絶縁耐力も大きく改善
されている。

上記の実施例はダブルステップ真空蒸着法を前提として
いるが、二酸化シリコン膜５の膜厚を十分大きくすれば
、必ずしもダブルステップ真空蒸着法の必要はない。

又、二酸化シリコン膜５を上下の２層に分割し下層を窒
化リコン膜に変更すれば、上記の中間のみ膨大している
開口の形成が更に容易である。

又、二酸化シリコン膜５を上中下の３層に分割し上下層
を窒化シリコン膜に変更すれば、上記と同様の効果があ
る。

（７）発明の詳細 な説明せるとおり１本発明によれば、゛ゲート長が短く
、超ナロー構造で遮断周波数特性がすぐれており、ソー
ス・ドレインとゲートとの間の表面状態が安定しており
ローノイズで高利得であり、しかも、絶縁耐力が大きく
大電力用としても利用しうるＦＥＴを製造しうる利益を
有する半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

第１図は、従来技術に係るゲート電極の製造方法をもっ
て形成した短ゲート長電極の断面図である。第２〜８図
は本発明の実施例に係るガリウムヒ素ＦＥＴの製造方法
の主要工程完了後の基板断面図である。 ｌ・・・基板、　２・・・ゲート電極、　３会・・半絶
縁性ガリウムヒ素基板、　４・・・Ｎ型活性領域、　５
・・・二酸化シリコン膜、　６・・・レジスト膜、７．
７°、７″・・・開口、８・・・空洞、　９・・Φ金属
層、　９°・・・ゲート電５ 沫 法

Claims (4)

【特許請求の範囲】
1. （１）半導体基板に絶縁物層を形成し、フォトリソグラ
   フィー法を使用してゲート電極が前記半導体基板に接触
   する領域に対応する領域に開口を有するレジストマスク
   を形成し、該レジストマスクを使用してなす非方向性エ
   ツチング法を使用して前記絶縁物層の上部を前記レジス
   トマスクの開口面積より大きな開口面積となるようにエ
   ツチングし、つづいて、前記レジストマスクを使用して
   なす垂直性エツチング法を使用して前記絶縁物層に上部
   の幅が大きく下部の幅が小さい開口を形成し、高温をも
   ってなす金属膜形成方法を使用して金属薄膜を形成した
   後前記基板を冷却して前記開口を一部カバーしている該
   金属薄膜と前記レジストマスクとの二重層をカーリング
   させ、再び金属膜を形成して下部の断面積は前記開口の
   下部の面積と等しく上部の断面積はこれより大きいゲー
   ト電極を形成する工程を有する半導体装置の製造方法。
2. （２）前記絶縁物層に上部の幅が大きく下部の幅が小さ
   い開口を形成した後、該開口を介して非方向性エツチン
   グ法を使用して前記半導体基板をエツチングする工程の
   付加されてなる、特許請求の範囲第１項記載の半導体装
   置の製造方法。
3. （３）前記絶縁物層は上下２層よりなり上層はエツチン
   グレートの大きな材料よりなり下層はエツチンググレー
   トの小さな材料よりなる、特許請求の範囲第１項または
   第２項記載の半導体装置の製造方法。
4. （４）前記絶縁物層は上中下３層よりなり上下層はエツ
   チングレートの小さな材料よりなり中層はエツチングレ
   ートの大きな材料よりなる、特許請求の範囲第１項また
   は第２項記載の半導体装置の製造方法。