JPH11274415A - 容量素子の製造方法および半導体装置の製造方法 - Google Patents
容量素子の製造方法および半導体装置の製造方法Info
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- JPH11274415A JPH11274415A JP11001944A JP194499A JPH11274415A JP H11274415 A JPH11274415 A JP H11274415A JP 11001944 A JP11001944 A JP 11001944A JP 194499 A JP194499 A JP 194499A JP H11274415 A JPH11274415 A JP H11274415A
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Abstract
(57)【要約】
【課題】 エピタキシャル基板等の熱的に不安定な部材
を有する集積回路上に、エピタキシャル基板等の特性を
劣化させることなく、比誘電率の高いチタン酸ストロン
チウム膜を有する容量素子を提供する。 【解決手段】 エピタキシャル基板１０１等に影響を及
ぼさない温度にて堆積したチタン酸ストロンチウム膜１
０４に対して５００℃以下の温度で短時間の熱処理をほ
どこし、その熱処理によって再結晶化したチタン酸スト
ロンチウム膜１０４’を容量絶縁膜として用いて容量素
子を製造する。
を有する集積回路上に、エピタキシャル基板等の特性を
劣化させることなく、比誘電率の高いチタン酸ストロン
チウム膜を有する容量素子を提供する。 【解決手段】 エピタキシャル基板１０１等に影響を及
ぼさない温度にて堆積したチタン酸ストロンチウム膜１
０４に対して５００℃以下の温度で短時間の熱処理をほ
どこし、その熱処理によって再結晶化したチタン酸スト
ロンチウム膜１０４’を容量絶縁膜として用いて容量素
子を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、チタンの酸化物を
含む絶縁膜を容量絶縁膜として有する容量素子の製造方
法および該容量素子を備えた半導体装置の製造方法に関
する。特に、温度４００℃以下にて堆積したチタン酸ス
トロンチウムを用いた容量素子および半導体装置の製造
方法に関する。
含む絶縁膜を容量絶縁膜として有する容量素子の製造方
法および該容量素子を備えた半導体装置の製造方法に関
する。特に、温度４００℃以下にて堆積したチタン酸ス
トロンチウムを用いた容量素子および半導体装置の製造
方法に関する。
【０００２】
【従来の技術】はじめに、従来から報告されているチタ
ンの酸化物を含む絶縁膜の堆積方法を説明する。なお、
本願明細書では、チタンの酸化物を含む絶縁膜の代表的
な材料として、チタン酸ストロンチウムを例に挙げる。
チタン酸ストロンチウムの成膜方法としては、有機金属
化学気相成長法、スパッタリング法、ゾル−ゲル法など
が報告されている。
ンの酸化物を含む絶縁膜の堆積方法を説明する。なお、
本願明細書では、チタンの酸化物を含む絶縁膜の代表的
な材料として、チタン酸ストロンチウムを例に挙げる。
チタン酸ストロンチウムの成膜方法としては、有機金属
化学気相成長法、スパッタリング法、ゾル−ゲル法など
が報告されている。
【０００３】チタン酸ストロンチウム膜は、その比誘電
率（１００以上）がＳｉＮ膜やＳｉＯ2膜の比誘電率に
比較して大きいため、容量素子の容量絶縁膜として使用
することによって単位面積あたりの容量を高めることが
できる。そのため、集積度の高いＤＲＡＭ用容量素子へ
の適用やマイクロ波モノリシックＩＣ（ＭＭＩＣ）の容
量素子への適用が検討されている。
率（１００以上）がＳｉＮ膜やＳｉＯ2膜の比誘電率に
比較して大きいため、容量素子の容量絶縁膜として使用
することによって単位面積あたりの容量を高めることが
できる。そのため、集積度の高いＤＲＡＭ用容量素子へ
の適用やマイクロ波モノリシックＩＣ（ＭＭＩＣ）の容
量素子への適用が検討されている。
【０００４】移動体通信用ＭＭＩＣの分野では、周波数
が携帯電話用の１ＧＨｚ前後から今後は更に高い周波数
へと増加してゆくため、回路の高周波接地に必要な１０
ｐＦ以上の大きな容量を持つ容量素子を、ＩＣ内にでき
る限り小さい占有面積で集積することが要求されてい
る。また、高周波で電界効果トランジスタを動作させる
ためには、エピタキシャル成長技術を用いて活性層を形
成した化合物半導体基板（以下、「エピタキシャル基
板」と称する）を能動素子部分として用いることが望ま
れる。これは、ＦＥＴをイオン注入技術を用いて作製す
る場合、チャネル領域の厚さおよび濃度の制限から高速
化に適していないからである。
が携帯電話用の１ＧＨｚ前後から今後は更に高い周波数
へと増加してゆくため、回路の高周波接地に必要な１０
ｐＦ以上の大きな容量を持つ容量素子を、ＩＣ内にでき
る限り小さい占有面積で集積することが要求されてい
る。また、高周波で電界効果トランジスタを動作させる
ためには、エピタキシャル成長技術を用いて活性層を形
成した化合物半導体基板（以下、「エピタキシャル基
板」と称する）を能動素子部分として用いることが望ま
れる。これは、ＦＥＴをイオン注入技術を用いて作製す
る場合、チャネル領域の厚さおよび濃度の制限から高速
化に適していないからである。
【０００５】これらのことから、高周波動作ＭＭＩＣを
実現するには、エピタキシャル基板上に大容量の容量素
子を集積化することが重要になってきている。しかしな
がら、エピタキシャル基板は熱的に不安定であるため、
エピタキシャル成長温度よりも高温の熱処理には耐えら
れない。また、異種の材料からなる層をヘテロエピタキ
シャル成長させた基板の場合、そのヘテロ界面の熱的な
相互拡散による劣化を抑制するためにも、より低い温度
でのプロセスが必要となる。このように、熱的に不安定
なエピタキシャル基板の劣化を抑制するには、チタン酸
ストロンチウムの堆積温度をより低く、また、堆積時間
をより短くすることが望まれる。
実現するには、エピタキシャル基板上に大容量の容量素
子を集積化することが重要になってきている。しかしな
がら、エピタキシャル基板は熱的に不安定であるため、
エピタキシャル成長温度よりも高温の熱処理には耐えら
れない。また、異種の材料からなる層をヘテロエピタキ
シャル成長させた基板の場合、そのヘテロ界面の熱的な
相互拡散による劣化を抑制するためにも、より低い温度
でのプロセスが必要となる。このように、熱的に不安定
なエピタキシャル基板の劣化を抑制するには、チタン酸
ストロンチウムの堆積温度をより低く、また、堆積時間
をより短くすることが望まれる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術によってエピタキシャル成長温度よりも低い温度でチ
タン酸ストロンチウムの成膜を試みる場合、以下の述べ
るような種々の問題が生じる。
術によってエピタキシャル成長温度よりも低い温度でチ
タン酸ストロンチウムの成膜を試みる場合、以下の述べ
るような種々の問題が生じる。
【０００７】まず、有機金属化学気相成長法による場
合、低温では、供給する有機金属が熱分解しないため、
良好な膜が得られない。そのため、従来の有機金属化学
気相成長法を用いてチタン酸ストロンチウムを堆積する
には、堆積時の基板温度を６５０℃程度に設定する必要
がある。
合、低温では、供給する有機金属が熱分解しないため、
良好な膜が得られない。そのため、従来の有機金属化学
気相成長法を用いてチタン酸ストロンチウムを堆積する
には、堆積時の基板温度を６５０℃程度に設定する必要
がある。
【０００８】ゾル−ゲル法を用いる場合、通常は、焼結
温度を８００℃程度にして、塗布膜の結晶化を行う。こ
の焼結温度を低温にすると、溶融するストロンチウム源
及びチタン源が十分結晶化しないため、良好な膜を得る
ことが困難となる。
温度を８００℃程度にして、塗布膜の結晶化を行う。こ
の焼結温度を低温にすると、溶融するストロンチウム源
及びチタン源が十分結晶化しないため、良好な膜を得る
ことが困難となる。
【０００９】このような理由のため、エピタキシャル基
板上にチタン酸ストロンチウムを堆積するには、現在、
主にＲＦスパッタリング法が用いられている。
板上にチタン酸ストロンチウムを堆積するには、現在、
主にＲＦスパッタリング法が用いられている。
【００１０】ＲＦスパッタリング法を用いた場合、チタ
ン酸ストロンチウム膜の堆積速度はＲＦパワーに比例す
る。しかし、ＲＦパワー密度が過剰になると、チタン酸
ストロンチウムターゲットの熱冷却が不十分となり、タ
ーゲットに損傷が発生する。そのため、過剰に大きなＲ
Ｆパワーを印可することは困難であり、チタン酸ストロ
ンチウムの堆積速度を充分に大きくすることはできな
い。また、過剰に高いＲＦパワーを印可すると、そのス
パッタダメージによりエピタキシャル基板の特性劣化が
生じてしまう。従って、チタン酸ストロンチウム膜の堆
積には、ある一定値以上のＲＦパワーを印可することが
できず、そのため、チタン酸ストロンチウムの堆積には
長時間が必要となる。このように、ＲＦスパッタリング
法を用いた場合は堆積に長時間を要するため、エピタキ
シャル基板の特性を劣化させないようにするには、堆積
温度をより低温にすることが要求される。しかしなが
ら、堆積温度を低くすると、堆積したチタン酸ストロン
チウム膜の比誘電率が低下するという問題がある。膜の
比誘電率が低いと、容量素子の容量絶縁膜としては不適
当である。
ン酸ストロンチウム膜の堆積速度はＲＦパワーに比例す
る。しかし、ＲＦパワー密度が過剰になると、チタン酸
ストロンチウムターゲットの熱冷却が不十分となり、タ
ーゲットに損傷が発生する。そのため、過剰に大きなＲ
Ｆパワーを印可することは困難であり、チタン酸ストロ
ンチウムの堆積速度を充分に大きくすることはできな
い。また、過剰に高いＲＦパワーを印可すると、そのス
パッタダメージによりエピタキシャル基板の特性劣化が
生じてしまう。従って、チタン酸ストロンチウム膜の堆
積には、ある一定値以上のＲＦパワーを印可することが
できず、そのため、チタン酸ストロンチウムの堆積には
長時間が必要となる。このように、ＲＦスパッタリング
法を用いた場合は堆積に長時間を要するため、エピタキ
シャル基板の特性を劣化させないようにするには、堆積
温度をより低温にすることが要求される。しかしなが
ら、堆積温度を低くすると、堆積したチタン酸ストロン
チウム膜の比誘電率が低下するという問題がある。膜の
比誘電率が低いと、容量素子の容量絶縁膜としては不適
当である。
【００１１】基板がエピタキシャル基板でなくとも、基
板ないしは集積回路が熱的に劣化する特性を有する構造
を持つ場合、上述の議論と同様の議論が成り立つ。
板ないしは集積回路が熱的に劣化する特性を有する構造
を持つ場合、上述の議論と同様の議論が成り立つ。
【００１２】本発明は斯かる諸点に鑑みてなされたもの
であり、その目的は、エピタキシャル基板等の熱的に特
性劣化を起こしやすい構造上に、その劣化を抑制しなが
ら、チタンの酸化物からなる絶縁膜を形成し、しかも、
その絶縁膜に高い比誘電率を与えることのできる、容量
素子の製造方法を提供することにある。
であり、その目的は、エピタキシャル基板等の熱的に特
性劣化を起こしやすい構造上に、その劣化を抑制しなが
ら、チタンの酸化物からなる絶縁膜を形成し、しかも、
その絶縁膜に高い比誘電率を与えることのできる、容量
素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明による容量素子の
製造方法は、熱的に特性が変化しやすい構造上に下層電
極層を形成する工程と、前記下層電極層上に堆積温度４
００℃以下にてチタンの酸化物を含む絶縁膜を堆積する
工程と、前記絶縁膜堆積後に、前記堆積温度よりも高
く、５００℃よりも低い温度で熱処理を行う工程と、前
記熱処理後に、前記絶縁膜上に上層電極層を堆積する工
程とを包含する。
製造方法は、熱的に特性が変化しやすい構造上に下層電
極層を形成する工程と、前記下層電極層上に堆積温度４
００℃以下にてチタンの酸化物を含む絶縁膜を堆積する
工程と、前記絶縁膜堆積後に、前記堆積温度よりも高
く、５００℃よりも低い温度で熱処理を行う工程と、前
記熱処理後に、前記絶縁膜上に上層電極層を堆積する工
程とを包含する。
【００１４】本発明による他の容量素子の製造方法は、
熱的に特性が変化しやすい構造上に下層電極層を形成す
る工程と、前記下層電極層上に堆積温度４００℃以下に
てチタンの酸化物を含む絶縁膜を堆積する工程と、前記
絶縁膜上に上層電極層を堆積する工程と、前記絶縁膜堆
積温度よりも高く、５００℃よりも低い温度で熱処理を
行う工程とを包含する。
熱的に特性が変化しやすい構造上に下層電極層を形成す
る工程と、前記下層電極層上に堆積温度４００℃以下に
てチタンの酸化物を含む絶縁膜を堆積する工程と、前記
絶縁膜上に上層電極層を堆積する工程と、前記絶縁膜堆
積温度よりも高く、５００℃よりも低い温度で熱処理を
行う工程とを包含する。
【００１５】本発明による更に他の容量素子の製造方法
は、熱的に特性が変化しやすい構造上に下層電極層を形
成する工程と、前記下層電極層上に堆積温度４００℃以
下にてチタンの酸化物を含む絶縁膜を堆積する工程と、
前記絶縁膜上に上層電極層を堆積する工程と、前記上層
電極層を加工する工程と、前記絶縁膜堆積温度よりも高
く、５００℃よりも低い温度で熱処理を行う工程とを包
含する。
は、熱的に特性が変化しやすい構造上に下層電極層を形
成する工程と、前記下層電極層上に堆積温度４００℃以
下にてチタンの酸化物を含む絶縁膜を堆積する工程と、
前記絶縁膜上に上層電極層を堆積する工程と、前記上層
電極層を加工する工程と、前記絶縁膜堆積温度よりも高
く、５００℃よりも低い温度で熱処理を行う工程とを包
含する。
【００１６】前記熱処理の前に、前記絶縁膜を加工する
工程を更に包含するようにしてもよい。
工程を更に包含するようにしてもよい。
【００１７】前記熱処理の前に、前記下層電極層を加工
する工程を更に包含するようにしてもよい。
武庫之荘伊丹製作所本発明の
容量素子の製造方法は、熱的に特性が変化しやすい構造
上に下層電極層を形成する工程と、前記下層電極層上に
堆積温度４００℃以下にてチタンの酸化物を含む絶縁膜
を堆積する工程と、前記絶縁膜を所望の容量素子形状に
加工する工程と、前記絶縁膜堆積温度よりも高く、５０
０℃よりも低い温度で熱処理を行う工程と、前記絶縁膜
上に上層電極層を形成する工程とを包含する。
する工程を更に包含するようにしてもよい。
武庫之荘伊丹製作所本発明の
容量素子の製造方法は、熱的に特性が変化しやすい構造
上に下層電極層を形成する工程と、前記下層電極層上に
堆積温度４００℃以下にてチタンの酸化物を含む絶縁膜
を堆積する工程と、前記絶縁膜を所望の容量素子形状に
加工する工程と、前記絶縁膜堆積温度よりも高く、５０
０℃よりも低い温度で熱処理を行う工程と、前記絶縁膜
上に上層電極層を形成する工程とを包含する。
【００１８】前記熱処理工程における熱処理時間が５分
以上３０分以内であることが好ましい。
以上３０分以内であることが好ましい。
【００１９】前記熱処理工程において、熱処理雰囲気が
不活性ガスまたは酸化性ガスであることが好ましい。
不活性ガスまたは酸化性ガスであることが好ましい。
【００２０】前記熱的に特性が変化しやすい構造は、半
導体基板と、前記半導体基板上に形成された複数のエピ
タキシャル成長層とを備えていてもよい。
導体基板と、前記半導体基板上に形成された複数のエピ
タキシャル成長層とを備えていてもよい。
【００２１】前記絶縁膜として、チタン酸ストロンチウ
ム膜を用いることが好ましい。
ム膜を用いることが好ましい。
【００２２】本発明による半導体装置の製造方法は、エ
ピタキシャル基板にトランジスタと容量素子とを備えた
半導体装置を製造する方法であって、前記容量素子を作
製する工程が、エピタキシャル基板上に下層電極層を形
成する工程と、前記下層電極層上に堆積温度４００℃以
下にてチタンの酸化物を含む絶縁膜を堆積する工程と、
前記絶縁膜上に上層電極層を堆積する工程とを包含し、
前記絶縁膜堆積後において前記上層電極層を堆積する前
に、前記堆積温度よりも高く、５００℃よりも低い温度
で熱処理を行うことを特徴とする。
ピタキシャル基板にトランジスタと容量素子とを備えた
半導体装置を製造する方法であって、前記容量素子を作
製する工程が、エピタキシャル基板上に下層電極層を形
成する工程と、前記下層電極層上に堆積温度４００℃以
下にてチタンの酸化物を含む絶縁膜を堆積する工程と、
前記絶縁膜上に上層電極層を堆積する工程とを包含し、
前記絶縁膜堆積後において前記上層電極層を堆積する前
に、前記堆積温度よりも高く、５００℃よりも低い温度
で熱処理を行うことを特徴とする。
【００２３】前記容量素子の前記上層電極を堆積した後
に、前記トランジスタの作製を完了することが好まし
い。
に、前記トランジスタの作製を完了することが好まし
い。
【００２４】前記トランジスタを作製工程は、オーミッ
クコンタクト形成のための熱処理を包含しており、前記
オーミックコンタクト形成のための熱処理の温度と、前
記容量素子作製のための熱処理の温度とが実質的に等し
いことが好ましい。
クコンタクト形成のための熱処理を包含しており、前記
オーミックコンタクト形成のための熱処理の温度と、前
記容量素子作製のための熱処理の温度とが実質的に等し
いことが好ましい。
【００２５】
【発明の実施の形態】図１は、本発明の実施形態におい
て用いる化合物半導体基板１０１の断面構成を模式的に
示している。この化合物半導体基板１０１は、活性層を
含む複数のエピタキシャル成長層を具備しているので、
本願明細書では、「エピタキシャル基板」と称する。こ
のエピタキシャル基板１０１は、図１に示されるよう
に、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板
１上に形成された半導体積層構造とから構成されてい
る。この半導体積層構造は、半絶縁性ＧａＡｓ基板１に
近い側から、バッファ層（厚さ６００ｎｍ）２、ｉ型Ａ
ｌ0.2Ｇａ0.8Ａｓ層（厚さ２００ｎｍ）３、ｎ型Ａｌ
0.2Ｇａ0.8Ａｓ層（厚さ５ｎｍ）４、ｉ型Ａｌ0.2Ｇａ
0.8Ａｓスペーサ層（厚さ５ｎｍ）５、ｉ型Ｉｎ0.2Ｇａ
0.8Ａｓ活性層（厚さ１０ｎｍ）６、ｉ型Ａｌ0.2Ｇａ
0.8Ａｓスペーサ層（厚さ５ｎｍ）７、ｎ型Ａｌ0.2Ｇａ
0.8Ａｓ層（厚さ５ｎｍ）８、ｉ型Ａｌ0.2Ｇａ0.8Ａｓ
層（厚さ１０ｎｍ）９、およびｎ型ＧａＡｓ層（厚さ３
０ｎｍ）１０を備えている。これらの各半導体層は、エ
ピタキシャル成長によって順次積層されたものである。
なお、このエピタキシャル基板１０１は、パターニング
されたエピタキシャル層や非エピタキシャル層（例えば
非晶質絶縁層）を部分的に含んでいても良い。更に言え
ば、このエピタキシャル基板１０１は、その内部に種々
の電気的な機能を発揮する回路素子（例えばトランジス
タ）を含んでいてもよい。重要な点は、熱的に特性の劣
化しやすい構造を有する点にある。このように、本願明
細書では「エピタキシャル基板」の用語を広い意味で使
用する。
て用いる化合物半導体基板１０１の断面構成を模式的に
示している。この化合物半導体基板１０１は、活性層を
含む複数のエピタキシャル成長層を具備しているので、
本願明細書では、「エピタキシャル基板」と称する。こ
のエピタキシャル基板１０１は、図１に示されるよう
に、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板
１上に形成された半導体積層構造とから構成されてい
る。この半導体積層構造は、半絶縁性ＧａＡｓ基板１に
近い側から、バッファ層（厚さ６００ｎｍ）２、ｉ型Ａ
ｌ0.2Ｇａ0.8Ａｓ層（厚さ２００ｎｍ）３、ｎ型Ａｌ
0.2Ｇａ0.8Ａｓ層（厚さ５ｎｍ）４、ｉ型Ａｌ0.2Ｇａ
0.8Ａｓスペーサ層（厚さ５ｎｍ）５、ｉ型Ｉｎ0.2Ｇａ
0.8Ａｓ活性層（厚さ１０ｎｍ）６、ｉ型Ａｌ0.2Ｇａ
0.8Ａｓスペーサ層（厚さ５ｎｍ）７、ｎ型Ａｌ0.2Ｇａ
0.8Ａｓ層（厚さ５ｎｍ）８、ｉ型Ａｌ0.2Ｇａ0.8Ａｓ
層（厚さ１０ｎｍ）９、およびｎ型ＧａＡｓ層（厚さ３
０ｎｍ）１０を備えている。これらの各半導体層は、エ
ピタキシャル成長によって順次積層されたものである。
なお、このエピタキシャル基板１０１は、パターニング
されたエピタキシャル層や非エピタキシャル層（例えば
非晶質絶縁層）を部分的に含んでいても良い。更に言え
ば、このエピタキシャル基板１０１は、その内部に種々
の電気的な機能を発揮する回路素子（例えばトランジス
タ）を含んでいてもよい。重要な点は、熱的に特性の劣
化しやすい構造を有する点にある。このように、本願明
細書では「エピタキシャル基板」の用語を広い意味で使
用する。
【００２６】図２は、図１のエピタキシャル基板１０１
上にＲＦスパッタリング法によってチタン酸ストロンチ
ウム膜を堆積した場合における、エピタキシャル基板１
０１中の活性層６のキャリア移動度と堆積温度との関係
を示している。
上にＲＦスパッタリング法によってチタン酸ストロンチ
ウム膜を堆積した場合における、エピタキシャル基板１
０１中の活性層６のキャリア移動度と堆積温度との関係
を示している。
【００２７】図２のグラフの黒丸（●）からわかるよう
に、堆積温度が３００℃以上になると、活性層のキャリ
ア移動度の低下が観察されはじめる。堆積温度が３００
℃から４００℃の範囲内にあるときは、堆積温度が３０
０℃以下の場合の移動度に比較して、約９０％から１０
０％の範囲内に収まっている。堆積温度が４００℃を越
えると、移動度の低下は更に顕著となる。このため、キ
ャリア移動度を高く維持するという観点からは、堆積温
度を４００℃以下にすることが好ましく、更には、３０
０℃以下にすることがより好ましい。好ましい堆積温度
範囲の下限は室温程度である。堆積温度を室温以下に下
げて行うことも可能であるが、そのためには特別の冷却
装置が必要となるので好ましくない。一方、チタン酸ス
トロンチウム膜の比誘電率と堆積温度との関係（図２の
グラフの黒四角（■）印で示される）によれば、堆積温
度が低くなると、得られる膜の堆積直後における比誘電
率も低くなる。
に、堆積温度が３００℃以上になると、活性層のキャリ
ア移動度の低下が観察されはじめる。堆積温度が３００
℃から４００℃の範囲内にあるときは、堆積温度が３０
０℃以下の場合の移動度に比較して、約９０％から１０
０％の範囲内に収まっている。堆積温度が４００℃を越
えると、移動度の低下は更に顕著となる。このため、キ
ャリア移動度を高く維持するという観点からは、堆積温
度を４００℃以下にすることが好ましく、更には、３０
０℃以下にすることがより好ましい。好ましい堆積温度
範囲の下限は室温程度である。堆積温度を室温以下に下
げて行うことも可能であるが、そのためには特別の冷却
装置が必要となるので好ましくない。一方、チタン酸ス
トロンチウム膜の比誘電率と堆積温度との関係（図２の
グラフの黒四角（■）印で示される）によれば、堆積温
度が低くなると、得られる膜の堆積直後における比誘電
率も低くなる。
【００２８】本発明では、室温〜４００℃の範囲にてチ
タン酸ストロンチウム膜を堆積した後、チタン酸ストロ
ンチウム膜の堆積温度よりも高く、５００℃よりも低い
温度で熱処理を行い、それによってチタン酸ストロンチ
ウム膜の比誘電率を向上せしめる。その結果、長時間を
要するチタン酸ストロンチウム膜の堆積中は基板温度を
比較的に低温に保持し、それによって基板（例えばエピ
タキシャル基板）の特性劣化を抑制するとともに、比較
的に高温短時間の熱処理を行い、比誘電率を上昇させる
ことができる。こうして基板の特性を劣化させることな
く、チタン酸ストロンチウム膜の結晶化を促進し、比誘
電率の高いチタン酸ストロンチウム膜を有する容量素子
を形成することが可能となる。
タン酸ストロンチウム膜を堆積した後、チタン酸ストロ
ンチウム膜の堆積温度よりも高く、５００℃よりも低い
温度で熱処理を行い、それによってチタン酸ストロンチ
ウム膜の比誘電率を向上せしめる。その結果、長時間を
要するチタン酸ストロンチウム膜の堆積中は基板温度を
比較的に低温に保持し、それによって基板（例えばエピ
タキシャル基板）の特性劣化を抑制するとともに、比較
的に高温短時間の熱処理を行い、比誘電率を上昇させる
ことができる。こうして基板の特性を劣化させることな
く、チタン酸ストロンチウム膜の結晶化を促進し、比誘
電率の高いチタン酸ストロンチウム膜を有する容量素子
を形成することが可能となる。
【００２９】（第１の実施形態）以下、図３（ａ）から
（ｅ）を参照しながら、本発明による容量素子の製造方
法の実施形態を説明する。
（ｅ）を参照しながら、本発明による容量素子の製造方
法の実施形態を説明する。
【００３０】まず、図３（ａ）に示すように、ＳｉＮ保
護（厚さ：３００ｎｍ）膜１０２で被覆したエピタキシ
ャル基板１０１上に下層電極層（厚さ：３００ｎｍ）１
０３を蒸着した後、その上にチタン酸ストロンチウム膜
（厚さ：３００ｎｍ）１０４を３００℃にて堆積する。
その堆積時間は９０分程度である。チタン酸ストロンチ
ウム膜１０４の厚さは、絶縁性を高く維持する観点から
２００ｎｍ以上であることが好ましい。下層電極層１０
３としては、Ｔｉ／Ｐｔ層が用いられ得る。本実施形態
では、エピタキシャル基板１０１として、図１に示され
る、ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓのダブ
ルへテロ構造を有する基板を用いる。
護（厚さ：３００ｎｍ）膜１０２で被覆したエピタキシ
ャル基板１０１上に下層電極層（厚さ：３００ｎｍ）１
０３を蒸着した後、その上にチタン酸ストロンチウム膜
（厚さ：３００ｎｍ）１０４を３００℃にて堆積する。
その堆積時間は９０分程度である。チタン酸ストロンチ
ウム膜１０４の厚さは、絶縁性を高く維持する観点から
２００ｎｍ以上であることが好ましい。下層電極層１０
３としては、Ｔｉ／Ｐｔ層が用いられ得る。本実施形態
では、エピタキシャル基板１０１として、図１に示され
る、ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓのダブ
ルへテロ構造を有する基板を用いる。
【００３１】堆積直後のチタン酸ストロンチウム膜１０
４が示す比誘電率は１００程度しかなく、この大きさは
容量絶縁膜としては好ましくない。また、この堆積工程
によってエピタキシャル基板１０１は劣化せず、活性層
（図１の参照符号「６」で示される層）のキャリア移動
度は約７０００ｃｍ2Ｖｓ程度の高い値を示している。
４が示す比誘電率は１００程度しかなく、この大きさは
容量絶縁膜としては好ましくない。また、この堆積工程
によってエピタキシャル基板１０１は劣化せず、活性層
（図１の参照符号「６」で示される層）のキャリア移動
度は約７０００ｃｍ2Ｖｓ程度の高い値を示している。
【００３２】次に、図３（ｂ）に示すように、４５０℃
にて１０分間の熱処理を行う。熱処理の雰囲気として
は、不活性ガスまたは酸化性ガスを用いる。不活性ガス
としては窒素やアルゴンが好適に使用され、酸化性ガス
としては酸素が好適に使用され得る。この熱処理によっ
てチタン酸ストロンチウム膜１０４は再結晶化し、より
配向した比誘電率の高いチタン酸ストロンチウム膜１０
４'となる。この熱処理でチタン酸ストロンチウム膜１
０４'の比誘電率は１６０程度にまで上昇する。一方、
エピタキシャル基板１０１のキャリア移動度は、４５０
℃という比較的に高温の熱処理の後も、その熱処理時間
が比較的に短いため、熱処理前の高い値を保持する。言
い換えると、エピタキシャル基板１０１の劣化はほとん
ど見られない。
にて１０分間の熱処理を行う。熱処理の雰囲気として
は、不活性ガスまたは酸化性ガスを用いる。不活性ガス
としては窒素やアルゴンが好適に使用され、酸化性ガス
としては酸素が好適に使用され得る。この熱処理によっ
てチタン酸ストロンチウム膜１０４は再結晶化し、より
配向した比誘電率の高いチタン酸ストロンチウム膜１０
４'となる。この熱処理でチタン酸ストロンチウム膜１
０４'の比誘電率は１６０程度にまで上昇する。一方、
エピタキシャル基板１０１のキャリア移動度は、４５０
℃という比較的に高温の熱処理の後も、その熱処理時間
が比較的に短いため、熱処理前の高い値を保持する。言
い換えると、エピタキシャル基板１０１の劣化はほとん
ど見られない。
【００３３】この後、図３（ｃ）に示すように、チタン
酸ストロンチウム膜１０４'上に上層電極層（厚さ：１
００ｎｍ）１０５として、例えば、白金（Ｐｔ）からな
る金属膜を堆積した後、図３（ｄ）に示されるように、
上層電極層１０５およびチタン酸ストロンチウム膜１０
４'をパターニングする。このパターニングは、公知の
リソグラフィ技術およびエッチング技術を用いて実行さ
れる。
酸ストロンチウム膜１０４'上に上層電極層（厚さ：１
００ｎｍ）１０５として、例えば、白金（Ｐｔ）からな
る金属膜を堆積した後、図３（ｄ）に示されるように、
上層電極層１０５およびチタン酸ストロンチウム膜１０
４'をパターニングする。このパターニングは、公知の
リソグラフィ技術およびエッチング技術を用いて実行さ
れる。
【００３４】次に、図３（ｅ）に示すように、下層電極
層１０３をパターニングすることによって、下層電極／
容量絶縁膜／上層電極の３層構造を有する容量素子が製
造される。この下層電極層１０３をパターニングも、公
知のリソグラフィ技術およびエッチング技術を用いて実
行される。なお、図３（ｅ）には、単一の容量素子のみ
が示されているが、現実には、１つのエピタキシャル基
板１０１上に複数の容量素子が形成され得る。これらの
複数の容量素子は、上記工程によって同時に形成され
る。
層１０３をパターニングすることによって、下層電極／
容量絶縁膜／上層電極の３層構造を有する容量素子が製
造される。この下層電極層１０３をパターニングも、公
知のリソグラフィ技術およびエッチング技術を用いて実
行される。なお、図３（ｅ）には、単一の容量素子のみ
が示されているが、現実には、１つのエピタキシャル基
板１０１上に複数の容量素子が形成され得る。これらの
複数の容量素子は、上記工程によって同時に形成され
る。
【００３５】本実施形態の製造方法によって形成した容
量絶縁膜（チタン酸ストロンチウム膜１０４'）の比誘
電率は、前述のとおり１６０である。従来方法によっ
て、これと同等の比誘電率を実現するためには、チタン
酸ストロンチウム膜１０４の堆積温度を４２０℃程度ま
で上昇させねばならず、堆積時におけるエピタキシャル
基板１０１の特性劣化は免れえない。しかし、本実施形
態の方法によれば、基板特性の劣化を抑制し、かつ比誘
電率の高い容量素子を集積化することが可能となる。
量絶縁膜（チタン酸ストロンチウム膜１０４'）の比誘
電率は、前述のとおり１６０である。従来方法によっ
て、これと同等の比誘電率を実現するためには、チタン
酸ストロンチウム膜１０４の堆積温度を４２０℃程度ま
で上昇させねばならず、堆積時におけるエピタキシャル
基板１０１の特性劣化は免れえない。しかし、本実施形
態の方法によれば、基板特性の劣化を抑制し、かつ比誘
電率の高い容量素子を集積化することが可能となる。
【００３６】なお、上層電極層１０５のパターニング前
に熱処理を行う代わりに、上層電極層１０５のパターニ
ング後に４５０℃で１０分間の熱処理を施しても、同様
の効果が得られる。
に熱処理を行う代わりに、上層電極層１０５のパターニ
ング後に４５０℃で１０分間の熱処理を施しても、同様
の効果が得られる。
【００３７】図４は、熱処理温度４５０℃における熱処
理時間に対する比誘電率（■）の変化を示している。ま
た、図４には、熱処理後におけるエピタキシャル基板１
０１の移動度（●）が併せ示されている。図４から、熱
処理時間が５分以上であれば比誘電率がほぼ一定の高い
価を得ることが可能であること、および、熱処理時間が
３０分以上になると移動度が急激に低下することがわか
る。このため、熱処理温度が４５０℃程度の場合、熱処
理時間を５分以上３０分以内にすることが好ましい。
理時間に対する比誘電率（■）の変化を示している。ま
た、図４には、熱処理後におけるエピタキシャル基板１
０１の移動度（●）が併せ示されている。図４から、熱
処理時間が５分以上であれば比誘電率がほぼ一定の高い
価を得ることが可能であること、および、熱処理時間が
３０分以上になると移動度が急激に低下することがわか
る。このため、熱処理温度が４５０℃程度の場合、熱処
理時間を５分以上３０分以内にすることが好ましい。
【００３８】（第２の実施形態）以下、図５（ａ）から
（ｅ）を参照しながら、本発明による容量素子の製造方
法の他の実施形態を説明する。
（ｅ）を参照しながら、本発明による容量素子の製造方
法の他の実施形態を説明する。
【００３９】まず、図５（ａ）に示すように、ＳｉＮ保
護（厚さ：３００ｎｍ）膜１０２で被覆したエピタキシ
ャル基板１０１上に下層電極層（厚さ：３００ｎｍ）１
０３を蒸着した後、その上にチタン酸ストロンチウム膜
（厚さ：３００ｎｍ）１０４を３００℃にて堆積する。
その堆積時間は９０分程度である。チタン酸ストロンチ
ウム膜１０４の厚さは、絶縁性を高く維持する観点から
２００ｎｍ以上であることが好ましい。下層電極層１０
３としては、Ｔｉ／Ｐｔが用いられ得る。本実施形態で
も、エピタキシャル基板１０１として、図１に示され
る、ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓのダブ
ルへテロ構造を有する基板１０１を用いる。
護（厚さ：３００ｎｍ）膜１０２で被覆したエピタキシ
ャル基板１０１上に下層電極層（厚さ：３００ｎｍ）１
０３を蒸着した後、その上にチタン酸ストロンチウム膜
（厚さ：３００ｎｍ）１０４を３００℃にて堆積する。
その堆積時間は９０分程度である。チタン酸ストロンチ
ウム膜１０４の厚さは、絶縁性を高く維持する観点から
２００ｎｍ以上であることが好ましい。下層電極層１０
３としては、Ｔｉ／Ｐｔが用いられ得る。本実施形態で
も、エピタキシャル基板１０１として、図１に示され
る、ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓのダブ
ルへテロ構造を有する基板１０１を用いる。
【００４０】次に、図５（ｂ）に示すように、チタン酸
ストロンチウム膜１０４のパターニングを行う。このパ
ターニングは、公知のリソグラフィ技術およびエッチン
グ技術を用いて実行される。図５（ｂ）には、チタン酸
ストロンチウム膜１０４のパターニングによって形成さ
れた加工面５０１が示されている。パターニングをドラ
イエッチング法によって行う場合、加工面５０１にはエ
ッチング損傷によって多数の結晶欠陥が形成されている
と考えられる。
ストロンチウム膜１０４のパターニングを行う。このパ
ターニングは、公知のリソグラフィ技術およびエッチン
グ技術を用いて実行される。図５（ｂ）には、チタン酸
ストロンチウム膜１０４のパターニングによって形成さ
れた加工面５０１が示されている。パターニングをドラ
イエッチング法によって行う場合、加工面５０１にはエ
ッチング損傷によって多数の結晶欠陥が形成されている
と考えられる。
【００４１】この後、図５（ｃ）に示されるように、４
５０℃にて１０分間の熱処理を行う。熱処理の雰囲気
は、不活性ガスまたは酸化性ガスである。この熱処理に
よって、パターニングされたチタン酸ストロンチウム膜
１０４の結晶配向性が変化し、比誘電率の高いチタン酸
ストロンチウム膜１０４'となる。また、加工面５０１
の結晶欠陥も回復する。４５０℃、１０分間の熱処理に
よれば、比較的高温であっても短時間の処理であるた
め、エピタキシャル基板１０１の劣化は見られない。
５０℃にて１０分間の熱処理を行う。熱処理の雰囲気
は、不活性ガスまたは酸化性ガスである。この熱処理に
よって、パターニングされたチタン酸ストロンチウム膜
１０４の結晶配向性が変化し、比誘電率の高いチタン酸
ストロンチウム膜１０４'となる。また、加工面５０１
の結晶欠陥も回復する。４５０℃、１０分間の熱処理に
よれば、比較的高温であっても短時間の処理であるた
め、エピタキシャル基板１０１の劣化は見られない。
【００４２】この後、図５（ｄ）に示すように、チタン
酸ストロンチウム膜１０４'上に上層電極層（厚さ：１
００ｎｍ）１０５を堆積・パターニングした後、図５
（ｅ）に示されるように、下層電極層１０３をパターニ
ングすることによって、下層電極／容量絶縁膜／上層電
極の３層構造を有する容量素子が製造される。この下層
電極層１０３および上層電極層１０５のパターニング
も、公知のリソグラフィ技術およびエッチング技術を用
いて実行される。
酸ストロンチウム膜１０４'上に上層電極層（厚さ：１
００ｎｍ）１０５を堆積・パターニングした後、図５
（ｅ）に示されるように、下層電極層１０３をパターニ
ングすることによって、下層電極／容量絶縁膜／上層電
極の３層構造を有する容量素子が製造される。この下層
電極層１０３および上層電極層１０５のパターニング
も、公知のリソグラフィ技術およびエッチング技術を用
いて実行される。
【００４３】図５（ｅ）には、単一の容量素子のみが示
されているが、現実には、１つのエピタキシャル基板１
０１上に複数の容量素子が形成される。これらの複数の
容量素子は、上記工程によって同時に形成される。
されているが、現実には、１つのエピタキシャル基板１
０１上に複数の容量素子が形成される。これらの複数の
容量素子は、上記工程によって同時に形成される。
【００４４】本実施形態によっても、前述の第１の実施
形態で得られる効果がそのまま得られる。これに加え
て、本実施形態によれば、加工面５０１（の結晶欠陥）
を介したリーク電流の発生を抑制することが可能とな
り、より絶縁特性に優れたチタン酸ストロンチウム容量
素子を実現することが可能となる。
形態で得られる効果がそのまま得られる。これに加え
て、本実施形態によれば、加工面５０１（の結晶欠陥）
を介したリーク電流の発生を抑制することが可能とな
り、より絶縁特性に優れたチタン酸ストロンチウム容量
素子を実現することが可能となる。
【００４５】なお、上層電極層１０５のパターニング前
に熱処理を行う代わりに、上層電極層１０５のパターニ
ング後に４５０℃で１０分間の熱処理を施しても、同様
の効果が得られる。
に熱処理を行う代わりに、上層電極層１０５のパターニ
ング後に４５０℃で１０分間の熱処理を施しても、同様
の効果が得られる。
【００４６】（第３の実施形態）図６〜図７を参照しな
がら、本発明による半導体装置の製造方法の実施形態
（ＭＭＩＣ）を説明する。
がら、本発明による半導体装置の製造方法の実施形態
（ＭＭＩＣ）を説明する。
【００４７】まず、図６（ａ）に示すようにエピタキシ
ャル基板６０１上に絶縁保護膜６０２を堆積する。エピ
タキシャル基板６０１の構成は、図１に示すものと同様
である。ただし、エピタキシャル基板６０１の表面のう
ち、容量素子が形成される領域では、エピタキシャル成
長層は存在せず、電界効果型トランジスタ（ＦＥＴ）が
形成されるべき領域に設けられている。そのため、エピ
タキシャル基板６０１の表面のうち、ＦＥＴが形成され
るべき領域は、他の領域よりも高いレベルにあり、ステ
ップが形成されている。
ャル基板６０１上に絶縁保護膜６０２を堆積する。エピ
タキシャル基板６０１の構成は、図１に示すものと同様
である。ただし、エピタキシャル基板６０１の表面のう
ち、容量素子が形成される領域では、エピタキシャル成
長層は存在せず、電界効果型トランジスタ（ＦＥＴ）が
形成されるべき領域に設けられている。そのため、エピ
タキシャル基板６０１の表面のうち、ＦＥＴが形成され
るべき領域は、他の領域よりも高いレベルにあり、ステ
ップが形成されている。
【００４８】次に、図６（ｂ）に示すように、保護膜６
０２上に下層金属膜６０３、およびチタン酸ストロンチ
ウム膜６０４をこの順序で堆積した後、４００℃の熱処
理を１０分間行う。
０２上に下層金属膜６０３、およびチタン酸ストロンチ
ウム膜６０４をこの順序で堆積した後、４００℃の熱処
理を１０分間行う。
【００４９】図６（ｃ）に示すように、上層金属膜６０
５を堆積した後、図６（ｄ）に示すように、上層金属膜
６０５およびチタン酸ストロンチウム膜６０４をパター
ニングする。次に、図６（ｅ）に示すように、下層金属
膜６０３をパターニングする。図６（ｂ）〜図６（ｅ）
の各工程は、第１および第２の実施形態について説明し
た工程と同様に実行すれば良い。
５を堆積した後、図６（ｄ）に示すように、上層金属膜
６０５およびチタン酸ストロンチウム膜６０４をパター
ニングする。次に、図６（ｅ）に示すように、下層金属
膜６０３をパターニングする。図６（ｂ）〜図６（ｅ）
の各工程は、第１および第２の実施形態について説明し
た工程と同様に実行すれば良い。
【００５０】次に、図７（ａ）に示すように、ＦＥＴを
形成すべき領域から保護膜６０２を除去した後、図７
（ｂ）に示すように、他の保護膜６０６で図７（ａ）の
構造を覆う。その後、図７（ｃ）に示すように、公知の
方法で電界効果型トランジスタを形成する。このとき、
前記保護膜６０６にコンタクトホールを開口した後、オ
ーミックコンタクト用電極をコンタクトホール内に形成
する。その後、図７（ｄ）に示すように、配線６０７を
形成し、容量素子の下層電極６０３を電界効果型トラン
ジスタのソース／ドレインに接続するとともに、容量素
子の上層電極６０５を不図示の他の回路素子に接続す
る。この後、コンタクトをオーミック化するための熱処
理（シンタリング）を行う。この熱処理は例えば４００
℃で１分〜１０分行う。
形成すべき領域から保護膜６０２を除去した後、図７
（ｂ）に示すように、他の保護膜６０６で図７（ａ）の
構造を覆う。その後、図７（ｃ）に示すように、公知の
方法で電界効果型トランジスタを形成する。このとき、
前記保護膜６０６にコンタクトホールを開口した後、オ
ーミックコンタクト用電極をコンタクトホール内に形成
する。その後、図７（ｄ）に示すように、配線６０７を
形成し、容量素子の下層電極６０３を電界効果型トラン
ジスタのソース／ドレインに接続するとともに、容量素
子の上層電極６０５を不図示の他の回路素子に接続す
る。この後、コンタクトをオーミック化するための熱処
理（シンタリング）を行う。この熱処理は例えば４００
℃で１分〜１０分行う。
【００５１】なお、本実施形態では、チタン酸ストロン
チウム膜６０４に対する熱処理の温度を、コンタクトを
オーミック化するための熱処理温度と同じレベルに設定
している。
チウム膜６０４に対する熱処理の温度を、コンタクトを
オーミック化するための熱処理温度と同じレベルに設定
している。
【００５２】図８は、チタン酸ストロンチウム膜６０４
の比誘電率が上記製造プロセス工程段階に応じてどのよ
うに推移するかを示すグラフである。図８には、本実施
形態および比較例の両方について比誘電率を示してい
る。比較例では、チタン酸ストロンチウム膜６０４に対
する熱処理を省略している。
の比誘電率が上記製造プロセス工程段階に応じてどのよ
うに推移するかを示すグラフである。図８には、本実施
形態および比較例の両方について比誘電率を示してい
る。比較例では、チタン酸ストロンチウム膜６０４に対
する熱処理を省略している。
【００５３】本実施形態によれば、容量素子作製直後に
おいて、既に高い比誘電率が得られており、コンタクト
をオーミック化する熱処理の後も、その比誘電率に変化
はみられない。また、比誘電率のサンプル間ばらつきも
小さい。これに対して、比較例では、容量素子作製直後
に低かった比誘電率が、コンタクトをオーミック化する
熱処理の後に増大している。電界効果型トランジスタを
作製するプロセスは比較的に高い温度で実行される種々
のプロセス工程を含んでいる。そのなかで最も温度が高
いものがコンタクトをオーミック化する熱処理である。
従って、比較例では、容量素子作製後も、比誘電率は徐
々に増加し、最終的に、コンタクトをオーミック化する
熱処理後に最大化していると考えられる。電界効果型ト
ランジスタを作製するための種々の工程で、比誘電率は
分散し、最終的な比誘電率の値は実施形態に比較して大
きくばらついている。
おいて、既に高い比誘電率が得られており、コンタクト
をオーミック化する熱処理の後も、その比誘電率に変化
はみられない。また、比誘電率のサンプル間ばらつきも
小さい。これに対して、比較例では、容量素子作製直後
に低かった比誘電率が、コンタクトをオーミック化する
熱処理の後に増大している。電界効果型トランジスタを
作製するプロセスは比較的に高い温度で実行される種々
のプロセス工程を含んでいる。そのなかで最も温度が高
いものがコンタクトをオーミック化する熱処理である。
従って、比較例では、容量素子作製後も、比誘電率は徐
々に増加し、最終的に、コンタクトをオーミック化する
熱処理後に最大化していると考えられる。電界効果型ト
ランジスタを作製するための種々の工程で、比誘電率は
分散し、最終的な比誘電率の値は実施形態に比較して大
きくばらついている。
【００５４】本実施形態によれば、電界効果型トランジ
スタの作製プロセスの前に、チタン酸ストロンチウム膜
に対する熱処理を行うことによって、その比誘電率を均
一かつ再現性良く充分に向上させている。そのため、そ
の後の熱処理で比誘電率が多くばらつくことが防止され
る。
スタの作製プロセスの前に、チタン酸ストロンチウム膜
に対する熱処理を行うことによって、その比誘電率を均
一かつ再現性良く充分に向上させている。そのため、そ
の後の熱処理で比誘電率が多くばらつくことが防止され
る。
【００５５】この場合、チタン酸ストロンチウム膜６０
４に対する熱処理温度は、その後に行われる熱処理の最
高温度に一致させることが好ましい。本実施形態では、
コンタクトをオーミック化するための熱処理が４００℃
であるため、チタン酸ストロンチウム膜に対する熱処理
温度も４００℃に設定している。もし、コンタクトをオ
ーミック化するための熱処理が４５０℃の場合は、チタ
ン酸ストロンチウム膜に対する熱処理温度も４５０℃に
設定することが最も好ましい。もちろん、これらの熱処
理温度に５〜１０％程度の差異があっても、本発明の効
果は得られる。
４に対する熱処理温度は、その後に行われる熱処理の最
高温度に一致させることが好ましい。本実施形態では、
コンタクトをオーミック化するための熱処理が４００℃
であるため、チタン酸ストロンチウム膜に対する熱処理
温度も４００℃に設定している。もし、コンタクトをオ
ーミック化するための熱処理が４５０℃の場合は、チタ
ン酸ストロンチウム膜に対する熱処理温度も４５０℃に
設定することが最も好ましい。もちろん、これらの熱処
理温度に５〜１０％程度の差異があっても、本発明の効
果は得られる。
【００５６】以上の各実施形態では、チタンの酸化物を
含む絶縁膜として、チタン酸ストロンチウム膜を例にと
って本発明を説明してきたが、他の材料からなる絶縁
膜、例えば、チタン酸バリウムストロンチウム膜や酸化
タンタル膜を用いても本発明の効果は得られる。また、
実施形態における各層の厚さは、例示したものに限定さ
れないことは言うまでもない。
含む絶縁膜として、チタン酸ストロンチウム膜を例にと
って本発明を説明してきたが、他の材料からなる絶縁
膜、例えば、チタン酸バリウムストロンチウム膜や酸化
タンタル膜を用いても本発明の効果は得られる。また、
実施形態における各層の厚さは、例示したものに限定さ
れないことは言うまでもない。
【００５７】上記各実施形態では、容量素子をエピタキ
シャル基板上に形成する例についてのみ本発明を説明し
てきたが、本発明はこれに限定されない。４００℃を越
える熱プロセスによって経時的に特性が劣化するような
構造上に、チタンの酸化物を含む絶縁膜を容量絶縁膜と
して形成する場合に、本発明を広く適用して効果を得る
ことが可能である。上記の熱的に特性が劣化しやすい
「構造」には、例えば、不純物の熱拡散によって特性が
大きく変化し得る半導体装置や、結晶構造の熱による変
化によって特性が変化しうる装置が含まれる。ここでい
う「特性」は、キャリア移動度以外に、例えば、比誘電
率、導電率、屈折率、エネルギーバンドなどの種々の電
気的・光学的特性が含まれ得る。
シャル基板上に形成する例についてのみ本発明を説明し
てきたが、本発明はこれに限定されない。４００℃を越
える熱プロセスによって経時的に特性が劣化するような
構造上に、チタンの酸化物を含む絶縁膜を容量絶縁膜と
して形成する場合に、本発明を広く適用して効果を得る
ことが可能である。上記の熱的に特性が劣化しやすい
「構造」には、例えば、不純物の熱拡散によって特性が
大きく変化し得る半導体装置や、結晶構造の熱による変
化によって特性が変化しうる装置が含まれる。ここでい
う「特性」は、キャリア移動度以外に、例えば、比誘電
率、導電率、屈折率、エネルギーバンドなどの種々の電
気的・光学的特性が含まれ得る。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
堆積温度４００℃以下にてチタンの酸化物を含む絶縁膜
を堆積する工程と、その絶縁膜堆積工程後に、絶縁膜堆
積温度よりも高く、５００℃よりも低い温度で熱処理を
行う工程を包含しているため、比較的に長時間を要する
絶縁膜の堆積中は基板温度を比較的に低温に保持し、そ
れによってエピタキシャル基板の特性劣化を抑制する一
方、堆積温度より高温かつ短時間の熱処理にて焼結を行
うことによって、エピタキシャル基板の特性劣化を避け
ながらチタンの酸化物を含む絶縁膜の結晶化を促進する
ことができる。こうして、本発明によれば、エピタキシ
ャル基板の特性を劣化させることなく、比誘電率の高い
チタンの酸化物膜を形成でき、それによって容量値の大
きな容量素子をエピタキシャル基板等の熱的に劣化しや
すい基板上に形成することが可能となる。
堆積温度４００℃以下にてチタンの酸化物を含む絶縁膜
を堆積する工程と、その絶縁膜堆積工程後に、絶縁膜堆
積温度よりも高く、５００℃よりも低い温度で熱処理を
行う工程を包含しているため、比較的に長時間を要する
絶縁膜の堆積中は基板温度を比較的に低温に保持し、そ
れによってエピタキシャル基板の特性劣化を抑制する一
方、堆積温度より高温かつ短時間の熱処理にて焼結を行
うことによって、エピタキシャル基板の特性劣化を避け
ながらチタンの酸化物を含む絶縁膜の結晶化を促進する
ことができる。こうして、本発明によれば、エピタキシ
ャル基板の特性を劣化させることなく、比誘電率の高い
チタンの酸化物膜を形成でき、それによって容量値の大
きな容量素子をエピタキシャル基板等の熱的に劣化しや
すい基板上に形成することが可能となる。
【図１】実施形態に用いたエピタキシャル基板の構造を
示す断面図である。
示す断面図である。
【図２】堆積温度とチタン酸ストロンチウム膜堆積後の
エピタキシャル基板の活性層の移動度および比誘電率の
関係を示すグラフである。
エピタキシャル基板の活性層の移動度および比誘電率の
関係を示すグラフである。
【図３】（ａ）から（ｅ）は、本発明による容量素子の
製造方法の実施形態を説明するための工程断面図であ
る。
製造方法の実施形態を説明するための工程断面図であ
る。
【図４】チタン酸ストロンチウム容量素子の比誘電率の
４５０℃熱処理時間依存性を示すグラフである。
４５０℃熱処理時間依存性を示すグラフである。
【図５】（ａ）から（ｅ）は、本発明による容量素子の
製造方法の他の実施形態を説明するための工程断面図で
ある。
製造方法の他の実施形態を説明するための工程断面図で
ある。
【図６】（ａ）から（ｅ）は、本発明による半導体装置
の製造方法の実施形態を説明する。
の製造方法の実施形態を説明する。
【図７】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の実施形態を説明する。
の製造方法の実施形態を説明する。
【図８】チタン酸ストロンチウム膜の比誘電率が電界効
果型トランジスタの製造プロセスによってどのように推
移するかを示すグラフである。
果型トランジスタの製造プロセスによってどのように推
移するかを示すグラフである。
１０１ エピタキシャル基板 １０２ ＳｉＮ保護膜 １０３ 下層電極層（Ｔｉ／Ｐｔ） １０４ チタン酸ストロンチウム １０４' ４５０℃１０分の熱処理により焼結されたチ
タン酸ストロンチウム １０５ 上層電極層 ５０１ 加工ダメージにより導入された結晶欠陥
タン酸ストロンチウム １０５ 上層電極層 ５０１ 加工ダメージにより導入された結晶欠陥
Claims (13)
- 【請求項１】 熱的に特性が変化しやすい構造上に下層
電極層を形成する工程と、 前記下層電極層上に堆積温度４００℃以下にてチタンの
酸化物を含む絶縁膜を堆積する工程と、 前記絶縁膜堆積後に、前記堆積温度よりも高く、５００
℃よりも低い温度で熱処理を行う工程と、 前記熱処理後に、前記絶縁膜上に上層電極層を堆積する
工程と、を包含することを特徴とする容量素子の製造方
法。 - 【請求項２】 熱的に特性が変化しやすい構造上に下層
電極層を形成する工程と、 前記下層電極層上に堆積温度４００℃以下にてチタンの
酸化物を含む絶縁膜を堆積する工程と、 前記絶縁膜上に上層電極層を堆積する工程と、 前記絶縁膜堆積温度よりも高く、５００℃よりも低い温
度で熱処理を行う工程と、を包含することを特徴とする
容量素子の製造方法。 - 【請求項３】 熱的に特性が変化しやすい構造上に下層
電極層を形成する工程と、 前記下層電極層上に堆積温度４００℃以下にてチタンの
酸化物を含む絶縁膜を堆積する工程と、 前記絶縁膜上に上層電極層を堆積する工程と、 前記上層電極層を加工する工程と、 前記絶縁膜堆積温度よりも高く、５００℃よりも低い温
度で熱処理を行う工程と、 を包含することを特徴とする容量素子の製造方法。 - 【請求項４】 前記熱処理の前に、前記絶縁膜を加工す
る工程を更に包含する請求項３に記載の容量素子の製造
方法。 - 【請求項５】 前記熱処理の前に、前記下層電極層を加
工する工程を更に包含する請求項４に記載の容量素子の
製造方法。 - 【請求項６】 熱的に特性が変化しやすい構造上に下層
電極層を形成する工程と、 前記下層電極層上に堆積温度４００℃以下にてチタンの
酸化物を含む絶縁膜を堆積する工程と、 前記絶縁膜を所望の容量素子形状に加工する工程と、 前記絶縁膜堆積温度よりも高く、５００℃よりも低い温
度で熱処理を行う工程と、 前記絶縁膜上に上層電極層を形成する工程と、 を包含することを特徴とする容量素子の製造方法。 - 【請求項７】 前記熱処理工程における熱処理時間が５
分以上３０分以内であることを特徴とする請求項１から
６の何れかに記載の容量素子の製造方法。 - 【請求項８】 前記熱処理工程において、熱処理雰囲気
が不活性ガスまたは酸化性ガスであることを特徴とする
請求項１から６の何れかに記載の容量素子の製造方法。 - 【請求項９】 前記熱的に特性が変化しやすい構造は、
半導体基板と、前記半導体基板上に形成された複数のエ
ピタキシャル成長層とを備えていることを特徴とする請
求項１から６の何れかに記載の容量素子の製造方法。 - 【請求項１０】 前記絶縁膜として、チタン酸ストロン
チウム膜を用いることを特徴とする請求項１から６の何
れかに記載の容量素子の製造方法。 - 【請求項１１】 エピタキシャル基板にトランジスタと
容量素子とを備えた半導体装置を製造する方法であっ
て、 前記容量素子を作製する工程が、 エピタキシャル基板上に下層電極層を形成する工程と、 前記下層電極層上に堆積温度４００℃以下にてチタンの
酸化物を含む絶縁膜を堆積する工程と、 前記絶縁膜上に上層電極層を堆積する工程と、 を包含し、 前記絶縁膜堆積後において前記上層電極層を堆積する前
に、前記堆積温度よりも高く、５００℃よりも低い温度
で熱処理を行うことを特徴とする、半導体装置の製造方
法。 - 【請求項１２】 前記容量素子の前記上層電極を堆積し
た後に、前記トランジスタの作製を完了することを特徴
とする請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記トランジスタを作製工程は、オー
ミックコンタクト形成のための熱処理を包含しており、
前記オーミックコンタクト形成のための熱処理の温度
と、前記容量素子作製のための熱処理の温度とが実質的
に等しいことを特徴とする請求項１２に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001944A JPH11274415A (ja) | 1998-01-08 | 1999-01-07 | 容量素子の製造方法および半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP223198 | 1998-01-08 | ||
| JP10-2231 | 1998-01-08 | ||
| JP11001944A JPH11274415A (ja) | 1998-01-08 | 1999-01-07 | 容量素子の製造方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274415A true JPH11274415A (ja) | 1999-10-08 |
Family
ID=26335242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001944A Pending JPH11274415A (ja) | 1998-01-08 | 1999-01-07 | 容量素子の製造方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274415A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10200838A1 (de) * | 2002-01-11 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensators |
| KR20030071586A (ko) * | 2002-02-28 | 2003-09-03 | 엔이씨 일렉트로닉스 코포레이션 | 반도체장치의 제조방법 |
-
1999
- 1999-01-07 JP JP11001944A patent/JPH11274415A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10200838A1 (de) * | 2002-01-11 | 2003-07-31 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensators |
| US7091083B2 (en) | 2002-01-11 | 2006-08-15 | Infineon Technologies Ag | Method for producing a capacitor |
| KR20030071586A (ko) * | 2002-02-28 | 2003-09-03 | 엔이씨 일렉트로닉스 코포레이션 | 반도체장치의 제조방법 |
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