JPS607280A - Signal processor - Google Patents
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- JPS607280A JPS607280A JP58116333A JP11633383A JPS607280A JP S607280 A JPS607280 A JP S607280A JP 58116333 A JP58116333 A JP 58116333A JP 11633383 A JP11633383 A JP 11633383A JP S607280 A JPS607280 A JP S607280A
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- signal
- emphasis
- transmission circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像信号などの信号を所望の周波数特性をも
つ信号に変換する信号処理装置に関するもので、ビデオ
テープレコーダや、衛生放送などの伝送系に使用して有
用なものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a signal processing device that converts a signal such as a video signal into a signal with desired frequency characteristics, and is applicable to transmission systems such as video tape recorders and satellite broadcasting. It is useful for use.
従来例の構成とその問題点
映像信号を記録・再生するビデオテープレコーダなどに
おいては、周波数変調して記録する方式が一般的である
。周波数変復調系では、FM伝送路のノイズをホワイト
ノイズとすると、復調された信号に加わるノイズは周波
数の増加に伴ってノイズレベルも増加する、いわゆる三
角ノイズ特性を示す。これを軽減するため、周波数変調
する前に、入力された信号の中・高域のレベルを増大さ
幅を増大させる)、周波数復調後に、中・高域のレヘル
ヲ低下させる(いわゆるディエンファシス)信号処理を
行っている。しかし、FM伝送路の帯域については、電
磁変換系などにより帯域制限を受けるため、エンファシ
ス量による周波数偏移幅の増大限度があシ、それにより
、再生され/こ信号のSN比が制限されるという問題が
あった。Conventional configurations and their problems In video tape recorders and the like that record and reproduce video signals, a frequency modulation recording method is common. In a frequency modulation/demodulation system, if the noise on the FM transmission line is white noise, the noise added to the demodulated signal exhibits so-called triangular noise characteristics in which the noise level increases as the frequency increases. In order to reduce this, before frequency modulation, the level and width of the middle and high range of the input signal is increased (increasing the width), and after frequency demodulation, the level of the middle and high range is lowered (so-called de-emphasis). Processing is in progress. However, the band of the FM transmission line is limited by the electromagnetic conversion system, etc., so there is a limit to the increase in frequency deviation width due to the amount of emphasis, which limits the S/N ratio of the reproduced signal. There was a problem.
なお、この問題は、ビデオテープレコーダのみならず、
衛生放送などのように、映像信号を周波数変調して伝送
する系すべてにおいて生じる問題である。Note that this problem is not limited to video tape recorders.
This problem occurs in all systems that transmit frequency modulated video signals, such as satellite broadcasting.
発明の目的
本発明は、上述した従来の問題点を解決し、同一のFM
伝送路であれば、従来と同一の周波数偏移幅でもって、
従来以上のエンファシス量を使用可能にする信号処理装
置を提供することを1」的とするものである。OBJECT OF THE INVENTION The present invention solves the above-mentioned conventional problems and
If it is a transmission line, with the same frequency deviation width as before,
The object of the present invention is to provide a signal processing device that enables use of an amount of emphasis greater than that of the conventional art.
あるいは、従来と同一のエン7ア7ス量でもって波形の
ピーク値が従来より大幅に低くなる信号処理装置を提供
することを目的とするものである。Alternatively, it is an object of the present invention to provide a signal processing device in which the peak value of a waveform is significantly lower than that of the conventional art with the same amount of emphasis as in the conventional art.
さらには、プリシュートとオーバーシュートを持った任
意の伝達特性を有する信号処理装置を提供することを目
的とするものである。A further object of the present invention is to provide a signal processing device having arbitrary transfer characteristics with preshoot and overshoot.
発明の構成
上記目的を達成するために、本発明は、エンファシス回
路およびディエンファシス回路を具備し、前記エンファ
シス回路は、第1の伝送回路と、第1のスイッチと、第
1のメモリ回路と、第2のメモリ回路と、第2のスイッ
チと、第2の伝送回路とを含めて構成され、前記第1.
第2のメモリ回路は、n x H(但し、nは任意の正
の整数、Hは水平走査期間)時間にわたって、信号を順
に入力し、次のnxH時間にわたって、前記入力した信
号を逆の時系列でもって出力するように構成されており
、前記第1.第2の伝送回路は伝達特性が共にGである
ように構成されており、第1の伝送回路に入力され、か
つ、処理された信号は、前記第1のスイッチでもって、
nxH時間毎に切換えられて、前記第1のメモリ回路と
前記第2のメモリ回路とに入力され、前記第1および第
2のメモリ回路の出力信号は、前記第2のスイッチでも
−)で、前記第1のスイッチの切換えとは逆位相で切換
えられて1系列の信号に変換された後前記第2の伝送回
路を経て出力されるように構成されており、前記ディエ
ンファシス回路は、第3の伝送回路と、第3のスイッチ
と、第3のメモリ回路と、第4のメモリ回路と、第4の
伝送回路とを含めて構成され、前記第3.第4のメモリ
回路は、n×H時間にわたって信号を順に入力し、次の
nxH時間にわたって前記入力した信号を逆の時系列で
もって出力するように構成されており、前記第3゜第4
の伝送回路は伝達特性が共に百であるように構成されて
おり、第3の伝送回路に入力され、かつ、処理された信
号は、前記第3のスイッチでもって、nxH時間毎に切
換えられて、前記第3のメモリ回路と前記第4のメモリ
回路とに入力され、前記第3および第4のメモリ回路の
出力信号は、前記第4のスイッチでもって、前記第3の
スイッチの切換えとは逆位相で切換えられて1系列の(
+’、i号に変換された後、前記第4の伝送回路を経て
出力された信号を出力信号とするように構成したもので
ある。Structure of the Invention In order to achieve the above object, the present invention includes an emphasis circuit and a de-emphasis circuit, and the emphasis circuit includes a first transmission circuit, a first switch, a first memory circuit, The structure includes a second memory circuit, a second switch, and a second transmission circuit, and the first...
The second memory circuit sequentially inputs signals over a period of n x H (where n is an arbitrary positive integer and H is a horizontal scanning period), and inputs the input signals in the opposite time over the next n x H period. The first . The second transmission circuit is configured so that both transmission characteristics are G, and the signal input to the first transmission circuit and processed is transmitted by the first switch.
The output signals of the first and second memory circuits are switched every nxH time and input to the first memory circuit and the second memory circuit, and the output signals of the first and second memory circuits are also connected to the second switch. The de-emphasis circuit is configured to be switched in a phase opposite to that of the first switch, converted into one series of signals, and then outputted through the second transmission circuit. The transmission circuit includes a transmission circuit, a third switch, a third memory circuit, a fourth memory circuit, and a fourth transmission circuit, and the third. The fourth memory circuit is configured to sequentially input signals over n×H time and output the inputted signals in reverse time series over the next n×H time, and
The transmission circuits are constructed such that their transfer characteristics are both 100, and the signal input to and processed by the third transmission circuit is switched every nxH times by the third switch. , the output signals of the third and fourth memory circuits are input to the third memory circuit and the fourth memory circuit, and the output signals of the third and fourth memory circuits are inputted to the third memory circuit and the fourth memory circuit, and the output signals of the third and fourth memory circuits are controlled by the fourth switch. One series of (
+', i, and then outputted through the fourth transmission circuit as the output signal.
実施例の説明
以下、本発明の実施例について図面を参照して説明する
。なお、説明は、信号処理回路の一例として、ビデオテ
ープレコーダ(VTFt )に用いられるエンファシス
回路を用いて説明する。第1図はVH3方式VTRなど
に用いられている従来例のエンファシス回路である。第
1図において、入力端子1に加えられた映像信号はエン
ファシス回路60を経て出力端子6に出力される。エン
ファシス回路50は、コンデンサ(容量値C1)61゜
抵抗(抵抗値Rh)52.抵抗(抵抗値Ra ) 53
で構成されている。それらの値は、たとえば、Rb+R
a
CxRb=1 、311sec 、 Ra=6に設定さ
れている。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the explanation will be given using an emphasis circuit used in a video tape recorder (VTFt) as an example of a signal processing circuit. FIG. 1 shows a conventional emphasis circuit used in VH3 type VTRs and the like. In FIG. 1, a video signal applied to an input terminal 1 is outputted to an output terminal 6 via an emphasis circuit 60. The emphasis circuit 50 includes a capacitor (capacitance value C1) 61° and a resistor (resistance value Rh) 52. Resistance (resistance value Ra) 53
It consists of Their values are, for example, Rb+R
a CxRb=1, 311 sec, Ra=6.
このような回路に、第2図(−)に示すような映像信号
が入力端子1に入力された場合、出力端子6には第2図
Φ)に示すような信号が得られる。ビデオテープレコー
ダの場合、第2図(b)に示すような信号を周波数変調
して磁気テープ(図示せず)に記録するのであるが、F
M伝送路である電磁変換系の周波数帯域に限度がある
ため、第2図(b)の破線Sで示した所で信号をクリッ
プし、第2図(C)に示すような信号にして、周波数変
調する。あるいは、エンファシス回路60の各部の定数
を変更し1、 ヨ Rb +Ra l 丑几
タトエハエンファ/ス頁(−Ra )を、Ki又定する
ことにより、第2図(d)に示すような信号にして周波
数変調する。第2図(C)の場合は、波形歪が生じると
いう問題点があり、第2図(d)の場合には、エンファ
シスの効果が百になり、その分だけ再生信号のSN比が
低下するという問題がある。When a video signal as shown in FIG. 2(-) is input to the input terminal 1 of such a circuit, a signal as shown in FIG. 2(-) is obtained at the output terminal 6. In the case of a video tape recorder, the signal shown in FIG. 2(b) is frequency-modulated and recorded on a magnetic tape (not shown).
Since the frequency band of the electromagnetic conversion system, which is the M transmission path, is limited, the signal is clipped at the point indicated by the broken line S in Fig. 2(b), and the signal is made as shown in Fig. 2(C). Frequency modulation. Alternatively, by changing the constants of each part of the emphasis circuit 60 and setting Ki (-Ra), a signal as shown in FIG. 2(d) can be obtained. Frequency modulation. In the case of Fig. 2 (C), there is a problem that waveform distortion occurs, and in the case of Fig. 2 (d), the effect of emphasis becomes 100, and the S/N ratio of the reproduced signal decreases by that amount. There is a problem.
第3図は、本発明の信号処理装置の一例を用いたエンフ
ァシス回路34を示しており、第4図はディエンファシ
ス回路36を示している。第3図において、入力端子1
に加えられた映像信号は、伝達関数がGである第1の伝
送回路7に供給される。第1の伝送回路7は第5図に示
すようなエンファシス回路22である。エンファシス回
路22ば、コンデンサ(容量値C2)23.抵抗(抵抗
値RC)24.抵抗(抵抗値Rd)26で構成されてR
c+Rd
いる。これらの値は、たとえは、Rd−2,5に設定さ
れている。FIG. 3 shows an emphasis circuit 34 using an example of the signal processing device of the present invention, and FIG. 4 shows a de-emphasis circuit 36. In Figure 3, input terminal 1
The video signal applied to is supplied to the first transmission circuit 7 whose transfer function is G. The first transmission circuit 7 is an emphasis circuit 22 as shown in FIG. Emphasis circuit 22, capacitor (capacitance value C2) 23. Resistance (resistance value RC)24. R is composed of 26 resistors (resistance value Rd)
There is c+Rd. These values are set to Rd-2,5, for example.
このような回路に、第2図(a)に示すような映像信号
が入力された場合、出力端には、第2図(e)に示すよ
うな信号が得られる。When a video signal as shown in FIG. 2(a) is input to such a circuit, a signal as shown in FIG. 2(e) is obtained at the output terminal.
一方、1H毎にレベルが反転する信号がC0NT端子1
5に加えられている。この信号は、たとえば、入力され
た映像信号に含捷れる水平同期信号をフリップフロップ
回路(図示せず)に入力することにより得られる。この
ように、C0NT端子15に供給された信号は、第1の
スイッチ8の制御端子26および第1のメモリ回路90
制御端子28に加えられると共に、インバータ17で反
転されて、第2のスイッチ11の制御端子27および、
第2のメモリ回路100制御端子29に供給される。On the other hand, the signal whose level is inverted every 1H is the C0NT terminal 1.
5 has been added. This signal is obtained, for example, by inputting a horizontal synchronizing signal included in the input video signal to a flip-flop circuit (not shown). In this way, the signal supplied to the C0NT terminal 15 is transmitted to the control terminal 26 of the first switch 8 and to the first memory circuit 90.
is applied to the control terminal 28 and inverted by the inverter 17, and is applied to the control terminal 27 of the second switch 11 and
The signal is supplied to the control terminal 29 of the second memory circuit 100.
ここで、第1の伝送回路7て処理を受けた映像信号は、
第1のスイッチ8でもって、1水平走査毎(1H毎)に
切換えられて、1H毎に第1のメモリ回路9と第2のメ
モリ回路10に入力される。Here, the video signal processed by the first transmission circuit 7 is
The signal is switched by the first switch 8 every horizontal scan (every 1H) and is input to the first memory circuit 9 and the second memory circuit 10 every 1H.
第1のメモリ回路9および第2のメモリ回路10は、た
とえばアナログメモリで構成されており、その記憶容量
は1H分である。制御端子28.29に加えられる制御
信号がHレベルの時は、−」二記メモリ回路9および1
0ば、入力された信号を順次記憶し、制御端子28.2
9に加えられる制御信号がLレベルの時は、上記メモリ
回路9および10は、記憶した時系列とは逆の時系列で
出力するものである。まだ、スイッチ8の可動片は、制
御端子26に加えられる制御信号がHレベルの時には、
第1のメモリ回路9側に倒され、Lレベルの11!iに
は第2のメモリ回路10側に倒される。このような第1
のメモリ回路9の出力波形は、第2図(f)に示すよう
に、入力波形〔第2図(e)〕に対し、Hを単位とした
逆時系列を有する。第1のメモリ回路の出力信号と第2
のメモリ回路の出力信号とは第2のスイッチ11に加え
られる。第2のスイッチ11の可動片は、制御端子27
に加えられる制御信号がHレベルの時には、第1のメモ
リ回路9の出力端子に接続され、Lレベルの時には、第
2のメモリ回路10の出力端子に接続される。これによ
り、第2のスイッチ回路11の出力端には、1Hを単位
とした、入力信号とは時系列が逆の連続信号が得られる
。この時系列が逆の信号を、第1の伝送回路7と、伝達
関数Gが同一の第2の伝送回路12を介して出力端子2
に出力される。出力端子2に出力された信号は、本発明
でいうところのエンファシスされた映像信号である。V
TR(図示せず)においては、このようにエンファシス
された映像信号を周波数変調した後、磁気ヘッド(図示
せず)を介して磁気テープ(図示せず)に記録する。The first memory circuit 9 and the second memory circuit 10 are constituted by analog memories, for example, and have a storage capacity of 1H. When the control signals applied to the control terminals 28 and 29 are at H level, the memory circuits 9 and 1 are
0, the input signals are stored sequentially and the control terminal 28.2
When the control signal applied to 9 is at L level, the memory circuits 9 and 10 output in a time series opposite to the stored time series. Still, when the control signal applied to the control terminal 26 is at H level, the movable piece of the switch 8
11 is knocked down to the first memory circuit 9 side and is at L level! i, it is turned over to the second memory circuit 10 side. The first one like this
As shown in FIG. 2(f), the output waveform of the memory circuit 9 has an inverse time series in units of H with respect to the input waveform [FIG. 2(e)]. The output signal of the first memory circuit and the second memory circuit
The output signal of the memory circuit is applied to the second switch 11. The movable piece of the second switch 11 is a control terminal 27
When the control signal applied to is at H level, it is connected to the output terminal of the first memory circuit 9, and when it is at L level, it is connected to the output terminal of the second memory circuit 10. As a result, at the output end of the second switch circuit 11, a continuous signal whose time sequence is opposite to that of the input signal is obtained in units of 1H. This signal with the reverse time series is sent to the output terminal 2 via the first transmission circuit 7 and the second transmission circuit 12 having the same transfer function G.
is output to. The signal output to the output terminal 2 is an emphasized video signal according to the present invention. V
In a TR (not shown), the thus emphasized video signal is frequency-modulated and then recorded on a magnetic tape (not shown) via a magnetic head (not shown).
VTR(図示せず)の再生時においては、記録ずみ磁気
テープ(図示せず)を磁気ヘッド(図示せず)で走査す
ることにより、再生信号が得られる。この再生信号を周
波数復調器(図示せず)を通すことにより、第2図(q
)に示すような復調信号を得る。このような信号が、第
4図に示ずディエンファシス回路35の入力端子6に供
給される。During reproduction by a VTR (not shown), a reproduced signal is obtained by scanning a recorded magnetic tape (not shown) with a magnetic head (not shown). By passing this reproduced signal through a frequency demodulator (not shown), the reproduction signal shown in Fig. 2 (q
) to obtain the demodulated signal shown in (). Such a signal is supplied to an input terminal 6 of a de-emphasis circuit 35, not shown in FIG.
入力端子6に供給された信号は、第3の伝送回路3を介
して第3のスイッチ14に供給される。The signal supplied to the input terminal 6 is supplied to the third switch 14 via the third transmission circuit 3.
ここで、第3の伝送回路3は、その伝達!1ヲ性が第1
の伝送回路7の逆数になるように設定される。Here, the third transmission circuit 3 transmits the! 1wo nature is the first
is set to be the reciprocal of the transmission circuit 7.
これにより、第3のスイッチ14の入力信号波形は第2
図(f)に示すようになる。この信号は、第3のスイッ
チ14でもって、IHiに切換えらね、て、第3のメモ
リ回路19と第4のメモリ回路2Qとに入力される。第
3のメモリ回路19と第4のメモリ回路2oとの出力信
号は、第4のスイッチ21で1H毎に切換えられ、連続
した信号に変換される。第3のメモリ回路19および第
4のメモリ回路20は、第1のメモリ回路9あるいは1
0と同一の回路構成であり、制御端子32.33に加え
られる制御信号がHレベルの時は、」二記メモリ回路1
9および2oは、入力された信号を順次記憶し、制御端
子32.33に加えられる制御信号がLレベルの時は、
」二記メモリ回路19および20は、記憶した時系列と
は逆の時系列で出力するものである。This causes the input signal waveform of the third switch 14 to change to the second
The result is as shown in Figure (f). This signal is switched to IHi by the third switch 14 and is input to the third memory circuit 19 and the fourth memory circuit 2Q. The output signals of the third memory circuit 19 and the fourth memory circuit 2o are switched every 1H by the fourth switch 21 and converted into continuous signals. The third memory circuit 19 and the fourth memory circuit 20 are connected to the first memory circuit 9 or 1.
0, and when the control signals applied to the control terminals 32 and 33 are at H level, the memory circuit 1 shown in 2.
9 and 2o sequentially store the input signals, and when the control signals applied to the control terminals 32 and 33 are at L level,
The memory circuits 19 and 20 output data in a time series opposite to the stored time series.
捷だ、第3のスイッチ14および第4のスイッチ21の
可動片は、制御端子30および31に加えられる制御信
号がHレベルの時には、第3のメモリ回路19側に倒さ
れ、Lレベルの時は第4のメモリ回路2Q側に倒される
。However, when the control signals applied to the control terminals 30 and 31 are at H level, the movable pieces of the third switch 14 and the fourth switch 21 are pushed to the third memory circuit 19 side, and when the control signals are at L level, they are pushed to the third memory circuit 19 side. is pushed to the fourth memory circuit 2Q side.
このような信号処理を受けて、第4のスイッチ21に出
力される信号の波形を第2図(e)に示す。The waveform of the signal output to the fourth switch 21 after undergoing such signal processing is shown in FIG. 2(e).
第4のスイッチ21の出力信号は、第4の伝送回路4を
介して、出力端子6に出力される。第4の伝送回路4は
、第3の伝送回路と同様に、その伝達特性は第1の伝送
回路7(あるいは第2の伝送回路12)の逆数になるよ
うに設定される。これにより、出力端子5には、第2図
(a)に示すのと同様な波形を示す映像信号が得られる
。The output signal of the fourth switch 21 is output to the output terminal 6 via the fourth transmission circuit 4. Similarly to the third transmission circuit, the fourth transmission circuit 4 is set so that its transmission characteristic is a reciprocal of that of the first transmission circuit 7 (or second transmission circuit 12). As a result, a video signal having a waveform similar to that shown in FIG. 2(a) is obtained at the output terminal 5.
第2図(q)に示す波形は、プリシュートとオーバーシ
ュートを有する波形となるため、エンファシス量は第1
図に示す従来例と同一であるにもがかわらず、そのピー
ク値は破線Sより低い波形が得られる。The waveform shown in Fig. 2 (q) has preshoot and overshoot, so the amount of emphasis is
Although it is the same as the conventional example shown in the figure, a waveform whose peak value is lower than the broken line S is obtained.
なお、上述した説明で、第1.第2.第3および第4の
メモリ回路9,10,19.20はアナログメモリ(た
とえば、チャージ力ソプルドテバ ゞイスナトのチャー
ジ・トランスファ・デバイス)であるとしたが、各々の
メモリ回路の入力端にA/D変換器を持ち、出力端にD
/A変換器を持ち、メモリとしては、フリップフロップ
回路などで構成されるディジタルメモリとしてもよい。In addition, in the above explanation, the first. Second. Although the third and fourth memory circuits 9, 10, 19, and 20 are analog memories (e.g., charge transfer devices from Soprd. with a converter and a D at the output end.
The memory may be a digital memory including a flip-flop circuit or the like.
さらには、入力端子1より前にA/D変換器を持ち、第
1.第2のメモリ回路9,1oをフリップフロップ回路
などで構成されるディジタルメモリで構成し、第1の伝
送回路7および第2の伝送回路12をノン・リカーシブ
ル型ディジクルフィルタあるいはリカーシブル型ディジ
タルフィルタで構成し、出力端子6より後にD/A変換
器を持っ11°1)成としても、同様な動作をする。丑
だ、ディエンファシス回路36についても同様な構成が
可能である。Furthermore, an A/D converter is provided before the input terminal 1, and the first . The second memory circuits 9 and 1o are configured with digital memories composed of flip-flop circuits, etc., and the first transmission circuit 7 and the second transmission circuit 12 are configured with non-recursible digital filters or recursible digital filters. Even if the D/A converter is configured after the output terminal 6 and the D/A converter is configured as shown in FIG. Unfortunately, a similar configuration is possible for the de-emphasis circuit 36 as well.
また、上述した説明では、入力信号として映像信号を用
い、第1.第2.第3.第4のノモリ回路9,10,1
9.20あるいはC0NT端子に加えられる信号などを
すべてHを単位としたが、入力映像信号によってはそれ
らの単位をnxH(但し、nは任意の正の整数)に設定
してもさしつかえない。これに伴って、第1.第2.第
3゜第4のメモリ回路9,10,19.20の各メモリ
回路の容量をnxHとする。Further, in the above explanation, a video signal is used as an input signal, and the first . Second. Third. Fourth memory circuit 9, 10, 1
All the signals applied to the 9.20 or C0NT terminals are expressed in units of H, but depending on the input video signal, their units may be set to nxH (where n is any positive integer). Along with this, the first. Second. 3. Let the capacity of each of the fourth memory circuits 9, 10, 19, and 20 be nxH.
寸だ、上述した説明では、エンファシス回路として説明
したが、第2図(q)に示しだように、プリシュート、
オーバーシュートを与える目的の回路に用いてもさしつ
かえない。In the above explanation, it was explained as an emphasis circuit, but as shown in Figure 2 (q), the preshoot,
It may be used in circuits intended to provide overshoot.
発明の効果
上述したように、本発明の信号処理装置は、第1の伝送
回路(前述の実施例の7に相当)および第2の伝送回路
(同12に相当)の伝達特性Gを任意に選ぶことにより
、プリシュートおよびオーバーシュートを待った任意の
エンファシス特性を有する信号処理が得られる。Effects of the Invention As described above, the signal processing device of the present invention allows the transfer characteristic G of the first transmission circuit (corresponding to 7 in the above-described embodiment) and the second transmission circuit (corresponding to 12 in the same embodiment) to be arbitrarily set. By choosing, signal processing with arbitrary emphasis characteristics with preshoot and overshoot can be obtained.
上述したように、本発明の信号処理装置を、周波数変復
調系のエンファシス回路として用いた場合には、波形に
プリシュートとオーバーシュートを持たせることにより
、従来と同一のエンファシス量を有し7、かつ波形のピ
ーク値が従来より大幅に低くなるエンファシス回路が実
現でき、エンファシス量を低下させることなく、周波数
偏位幅を従来より大幅に低下さぜることなどの効果が得
られるものである。As described above, when the signal processing device of the present invention is used as an emphasis circuit of a frequency modulation/demodulation system, by giving the waveform a preshoot and an overshoot, it can have the same amount of emphasis as the conventional one. Moreover, it is possible to realize an emphasis circuit in which the peak value of the waveform is significantly lower than that of the conventional one, and effects such as the frequency deviation width can be significantly lowered than that of the conventional one without reducing the amount of emphasis can be obtained.
あるいは、従来と同一の周波数偏位幅を用いるとすれば
、従来より以上のエンファシスを加えることができ、再
生された信号のSN比を向上さぜることかできるという
効果が得られるものである。Alternatively, if the same frequency deviation width as before is used, it is possible to add more emphasis than before, and the effect of improving the S/N ratio of the reproduced signal can be obtained. .
さらに、エンファシス回路の出力信号をさらに、時系列
を逆にする回路を介して、信号の時系列介入力信号と同
一にして信号伝送路(VTRでは、FM変調器、記録増
幅器、テープ・ヘッド系、再生増幅器およびFM復調器
からなる伝送路を示す)に出力する場合に比べ、本発明
は上記信号伝送路では信号の時系列が逆ではあるが、デ
ィエンファシス回路で信号の時系列を逆にする回路を具
備しているため、時系列を逆にする回路が、エンファシ
ス回路に1組とティエンファシス回路に1組の合計2組
でよく、回路規模が小さくなるという効果を有する。Furthermore, the output signal of the emphasis circuit is further passed through a circuit that reverses the time series so that it is the same as the time series intervention signal of the signal, and is connected to the signal transmission path (in a VTR, the FM modulator, recording amplifier, tape head system, etc.). , a transmission path consisting of a regenerative amplifier and an FM demodulator), the present invention reverses the time sequence of the signal in the de-emphasis circuit, although the time sequence of the signal is reversed in the signal transmission path. Since the present invention includes a circuit for reversing the time series, only two sets in total are required, one set for the emphasis circuit and one set for the emphasis circuit, which has the effect of reducing the circuit scale.
第1図は従来のエンファシス回路の一例を示す結線図、
第2図は信号波形図、第3図および第4図はそれぞれ本
発明の信号処理装置の例を示しノこ概略ブロック図、第
6図は第3図における第1の伝送回路の回路構成例を示
した結線図である。
3・・ 第3の伝送回路、4・・・・・・第4の伝送回
路、7・・・・第1の伝送回路、8・・・・・・第1の
スイッチ、9・・・・・・第1のメモリ回路、10・・
・・・・第2のメモリ回路、11・・・・・・第2のス
イッチ、12・・・・・・第2の伝送回路、14・・・
・・・第3のスイッチ、19・・・・・第3のメモリ回
路、20・・・・・・第4のメモリ回路、21・・・・
・第4のスイッチ。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
ローーーーーー〜−1
第2図
(g)Figure 1 is a wiring diagram showing an example of a conventional emphasis circuit.
FIG. 2 is a signal waveform diagram, FIGS. 3 and 4 are schematic block diagrams showing examples of the signal processing device of the present invention, and FIG. 6 is an example of the circuit configuration of the first transmission circuit in FIG. 3. FIG. 3... Third transmission circuit, 4... Fourth transmission circuit, 7... First transmission circuit, 8... First switch, 9... ...First memory circuit, 10...
...Second memory circuit, 11...Second switch, 12...Second transmission circuit, 14...
...Third switch, 19...Third memory circuit, 20...Fourth memory circuit, 21...
・Fourth switch. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2 (g)
Claims (1)
を具備し、前記エンファシス回路は、第1の伝送回路と
、第1のスイッチと、第1のメモリ回路と、第2のメモ
リ回路と、第2のスイッチと、第2の伝送回路とを含め
て構成され、前記第1.第2のメモリ回路は、nxH(
但し、nは任意の正の整数、Hは水平走査期間)時間に
わたって、信号を順に入力し、次のnxH時間にわたっ
て、前記入力した信号を逆の時系列でもって出力するよ
うに構成されており、前記第1.第2の伝送回路は伝達
特性が共にGであるように構成されており。 第1の伝送回路に入力され、かつ、処理された信号は、
前記第1のスイッチでもって、nxH時間毎に切換えら
れて、前記第1のメモリ回路と前記第2のメモリ回路と
に入力され、前記第1および第2のメモリ回路の出力信
号は、前記第2のスイッチでもって、前記第1のスイッ
チの切換えとは逆位相で切換えられて1系列の信号に変
換され/こ後前記第2の伝送回路を経て出力されるよう
に構成されており、前記ディエンファシス回路は、第3
の伝送回路と、第3のスイッチと、第3のメモリ回路と
、第4のメモリ回路と、第4の伝送回路とを含めて構成
され、前記第3.第4のメモリ回路は、nxH時間にわ
たって信号を順に入力し、次のnxH時間にわたって前
記入力した信号を逆の時系列でもって出力するように構
成されており、前記第3.第4の伝送回路は伝達特性が
共に否であるように構成されており、第3の伝送回路に
入力され、かつ、処理された信号は、前記第3のスイッ
チでもって、nxH時間毎に切換えられて、前記第3の
メモリ回路と前記第4のメモリ回路とに入力され、前記
第3および第4のメモリ回路の出力信号は、前記第4の
スイッチでもって、前記第3のスイッチの切換えとは逆
位相で切換えられて1系列の信号に変換された後、前記
第4の伝送回路を経て出力されるように構成されている
ことを特徴とする信号処理装置。 (2)第1.第2の伝送回路の伝達特性Gをエンファシ
ス回路とし、第3.第4の伝送回路の伝達特性六をディ
エンファシス特性としたことを特徴とする特許請求の範
囲第0)項記載の信号処理装置。[Scope of Claims] (i) An emphasis circuit and a de-emphasis circuit are provided, and the emphasis circuit includes a first transmission circuit, a first switch, a first memory circuit, and a second memory circuit. , a second switch, and a second transmission circuit; The second memory circuit has nxH(
However, it is configured to sequentially input signals over a period of time (where n is an arbitrary positive integer and H is a horizontal scanning period), and output the input signals in reverse time series over the next nxH time. , the above-mentioned No. 1. The second transmission circuit is configured so that both transmission characteristics are G. The signal input to the first transmission circuit and processed is
The output signals of the first and second memory circuits are switched by the first switch every nxH time and input to the first memory circuit and the second memory circuit, and the output signals of the first and second memory circuits are switched every nxH time. With the second switch, the signal is switched in an opposite phase to the switching of the first switch, converted into one series of signals, and then outputted via the second transmission circuit; The de-emphasis circuit is the third
The transmission circuit includes a transmission circuit, a third switch, a third memory circuit, a fourth memory circuit, and a fourth transmission circuit, and the third. The fourth memory circuit is configured to sequentially input signals over nxH time and output the inputted signals in reverse time sequence over the next nxH time, and the fourth memory circuit is configured to sequentially input signals over nxH time and output the inputted signals in reverse time sequence over the next nxH time. The fourth transmission circuit is configured so that both transfer characteristics are negative, and the signal input to the third transmission circuit and processed is switched every nxH time by the third switch. and the output signals of the third and fourth memory circuits are inputted to the third memory circuit and the fourth memory circuit, and the output signals of the third and fourth memory circuits are switched by the fourth switch. 2. A signal processing device characterized in that the signal processing device is configured to be switched in a phase opposite to that of the first signal, converted into one series of signals, and then outputted through the fourth transmission circuit. (2) First. The transfer characteristic G of the second transmission circuit is an emphasis circuit, and the third. The signal processing device according to claim 0, characterized in that the transfer characteristic 6 of the fourth transmission circuit is a de-emphasis characteristic.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58116333A JPS607280A (en) | 1983-06-27 | 1983-06-27 | Signal processor |
US06/615,243 US4611231A (en) | 1983-05-31 | 1984-05-30 | Signal processing apparatus for a video signal |
EP84303670A EP0128707B1 (en) | 1983-05-31 | 1984-05-31 | Signal processing apparatus for a video signal |
DE8484303670T DE3484451D1 (en) | 1983-05-31 | 1984-05-31 | SIGNAL PROCESSING DEVICE FOR A VIDEO SIGNAL. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58116333A JPS607280A (en) | 1983-06-27 | 1983-06-27 | Signal processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS607280A true JPS607280A (en) | 1985-01-16 |
JPH0213994B2 JPH0213994B2 (en) | 1990-04-05 |
Family
ID=14684363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58116333A Granted JPS607280A (en) | 1983-05-31 | 1983-06-27 | Signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS607280A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61182386A (en) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | Signal processor |
JPS61182385A (en) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | Signal processor |
JPS61212182A (en) * | 1985-03-15 | 1986-09-20 | Matsushita Electric Ind Co Ltd | Digital signal processor |
JP2007232018A (en) * | 2006-02-28 | 2007-09-13 | Ihara Science Corp | Valve mechanism, pressurized fluid device operation maintaining mechanism and bellows valve |
-
1983
- 1983-06-27 JP JP58116333A patent/JPS607280A/en active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61182386A (en) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | Signal processor |
JPS61182385A (en) * | 1985-02-07 | 1986-08-15 | Matsushita Electric Ind Co Ltd | Signal processor |
JPS61212182A (en) * | 1985-03-15 | 1986-09-20 | Matsushita Electric Ind Co Ltd | Digital signal processor |
JP2007232018A (en) * | 2006-02-28 | 2007-09-13 | Ihara Science Corp | Valve mechanism, pressurized fluid device operation maintaining mechanism and bellows valve |
Also Published As
Publication number | Publication date |
---|---|
JPH0213994B2 (en) | 1990-04-05 |
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