JPS59221126A - Signal processng device - Google Patents
Signal processng deviceInfo
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- JPS59221126A JPS59221126A JP58097077A JP9707783A JPS59221126A JP S59221126 A JPS59221126 A JP S59221126A JP 58097077 A JP58097077 A JP 58097077A JP 9707783 A JP9707783 A JP 9707783A JP S59221126 A JPS59221126 A JP S59221126A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像値りなどの信号を所望の周波数特性をも
つ信りに変換する信号処理装置に関するもので、ビデオ
テープレコーダや、衛星放送などの伝送系に使用して有
用なものである。[Detailed Description of the Invention] Industrial Application Field The present invention relates to a signal processing device that converts signals such as video values into signals having desired frequency characteristics, and is applicable to video tape recorders, satellite broadcasting, etc. It is useful for use in transmission systems.
従来例の構成とその問題点
映像信号を記録・再生するビデオテープレコーダなどに
おいては、周波数変調して記録する方式が一般的である
。周波数変復調系では、FM伝送路のノイズをホワイト
ノイズとすると、復調された信りに加わるノイズは周波
数の増加に伴ってノイズレベルも増加する、いわゆる三
角ノイズ特性を示す。これを軽減するため、周波数変調
する前に、入力された信号の中・高域のレベルを増大さ
セ(イワゆるエンファシスをかけて、周波数偏移幅を増
大させる)、周波数復調後に、中・高域のレベルを低下
させる(いわゆるディ・エンファシス)信り処理を行っ
ている。しかし、FM伝送路の帯域については、電磁変
換系などにより帯域制限ヲ受けるため、エンファシス量
による周波数偏移幅の増大限度があり、それにより、再
生された信号のSN比が制限されるという問題があった
。Conventional configurations and their problems In video tape recorders and the like that record and reproduce video signals, a frequency modulation recording method is common. In a frequency modulation/demodulation system, if the noise on the FM transmission line is white noise, the noise added to the demodulated signal exhibits so-called triangular noise characteristics, in which the noise level increases as the frequency increases. In order to reduce this, before frequency modulation, the level of the middle and high range of the input signal is increased (by applying an emphasis to increase the frequency deviation width), and after frequency demodulation, the level of the middle and high range of the input signal is increased. It performs processing that lowers the level of high frequencies (so-called de-emphasis). However, since the band of the FM transmission path is limited by the electromagnetic conversion system, there is a limit to the increase in frequency deviation width depending on the amount of emphasis, which limits the S/N ratio of the reproduced signal. was there.
なお、この問題は、ビデオテープレコーダのみならず、
衛星放送などのように、映像信号を周波数変調1〜で伝
送する系すべてにおいて生じる問題である。Note that this problem is not limited to video tape recorders.
This problem occurs in all systems that transmit video signals using frequency modulation 1 to 1, such as satellite broadcasting.
発明の目的
本発明Cよ、上述した従来の問題点を解決し、同一のF
M伝送路であれば、従来と同一の周波数偏移幅でもって
、従来以上のエンファシス量を使用可能にする信号処理
装置を提供することを目的とするものである。Purpose of the Invention The present invention C solves the above-mentioned conventional problems and
It is an object of the present invention to provide a signal processing device that can use a larger amount of emphasis than the conventional one with the same frequency shift width as the conventional one if the M transmission line is used.
あるいは、従来と同一のエンファシス量でもって波形の
ピーク値が従来より大幅に低くなる信号処理装置を提供
することを目的とするものである。Alternatively, it is an object of the present invention to provide a signal processing device in which the peak value of a waveform is significantly lower than that in the conventional art with the same amount of emphasis as in the conventional art.
さらには、プリンー−一トとオーパージ38−トを持っ
た任意の伝達特性を有する信号処理装置を提供すること
を目的とするものである。A further object of the present invention is to provide a signal processing device having arbitrary transfer characteristics including a print and an overpass.
発明の構成
」−記目的を達成するために、本発明は、入力信りが人
力される第1の信号処理回路および第2の信号処理回路
と、これらの信号処理回路の出力借りを加算する加算回
路とを具備し、第1の信号処理回路は、4XT時間の遅
延線と伝達関数がGである第1の伝送回路とが直列に接
続された構成を有し、第2の信り処理回路は、第1のス
イッチと、第1のメモリ回路と、第2のメモリ回路と、
第2のスイッチと、前記第1の伝送回路と同一の伝送関
数Gを有する第2の伝送回路と、第3のスイッチと、第
3のメモリ回路と、第4のメモリ回路と、第4のスイッ
チを含み、前記第1.第2.第3゜第4のメモリ回路の
各々はT時間にわたって、信号をIllαに入力し、次
のT時間にわたって、前記入力した信号を逆の時系列で
もって出力するように構成されたメモリ回路であり、第
2の信号処理回路に入力された信号は、前記第1のスイ
ッチでもって1時間毎に97換えられて、前記第1のメ
モリ回路と前記第2のメモリ回路とに交互に入力され、
これら第1および第2のメモリ回路の出力値+ju前記
第2のスイッチでもって、前記第1のスイッチ切換えと
は逆位相で切換えられて、1系列の信号に変換された後
、前記第2の伝送回路を経て、前記第3のスイッチ回路
でもって1時間毎にf、7J換えられて、前記第3のメ
モリ回路と前記第4のメモリ回路とに交互に入力され、
これら第3および第4のメモリ回路の出力信号は、前記
第4のスイッチでもって前記第3のスイッチの切換えと
は逆位相でqノ換えられて、1系列の信号に変換された
借りを第2の信号処理回路の出力借りとするように構成
したものである。[Structure of the Invention] - In order to achieve the object described above, the present invention provides a first signal processing circuit and a second signal processing circuit whose input signals are manually input, and which adds the output values of these signal processing circuits. The first signal processing circuit has a configuration in which a 4XT time delay line and a first transmission circuit whose transfer function is G are connected in series, and a second signal processing The circuit includes a first switch, a first memory circuit, a second memory circuit,
a second switch, a second transmission circuit having the same transfer function G as the first transmission circuit, a third switch, a third memory circuit, a fourth memory circuit, and a fourth transmission circuit; the first switch; Second. 3. Each of the fourth memory circuits is a memory circuit configured to input a signal to Illα over a time T, and output the input signal in reverse time series over the next time T. , the signal input to the second signal processing circuit is switched by the first switch 97 times every hour and is alternately input to the first memory circuit and the second memory circuit,
The output values of these first and second memory circuits +ju are switched by the second switch in an opposite phase to the switching of the first switch, converted into one series of signals, and then converted into one series of signals. Via a transmission circuit, the signal is switched by f and 7J every hour by the third switch circuit, and is alternately input to the third memory circuit and the fourth memory circuit,
The output signals of these third and fourth memory circuits are switched by the fourth switch in a phase opposite to the switching of the third switch, and the output signals converted into one series of signals are converted into one series of signals. This circuit is configured to borrow the output of the second signal processing circuit.
実施例の説明
以下、本発明の実施例について図面を参照して説明する
。なお、説明は、信号処理回路の一例として、ビデオテ
ープレコーダ(”/TR)に用いられるエンファシス回
路を用いて説明する。第1図はVH3方式VTRなどに
用いられている従来例のエンファシス回路である。第1
図において、入力端子1に加えられた映像信号はエンフ
ァシス回路50を経て出力端子5に出力される。エンフ
ァシス回路60ば、コンデンサ(容量値CI)e;1゜
抵抗(ill;抗値Rb)s2.抵抗(抵抗値RIL)
53で構成されている。それらの値は、たとえば、Cl
X Rb = 1.3 、czselc 、 u=
6に設定され。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. The explanation will be given using an emphasis circuit used in a video tape recorder ("/TR) as an example of a signal processing circuit. Figure 1 shows a conventional emphasis circuit used in a VH3 type VTR, etc. Yes. 1st
In the figure, a video signal applied to an input terminal 1 is outputted to an output terminal 5 via an emphasis circuit 50. Emphasis circuit 60 includes a capacitor (capacitance value CI) e; 1° resistance (ill; resistance value Rb) s2. Resistance (resistance value RIL)
It consists of 53. Their values are, for example, Cl
X Rb = 1.3, czselc, u=
It is set to 6.
a いる。a There is.
このような回路に、第2図(2L)に示すような映像信
号が入力端子1に入力された場合、出力端子5には第2
図(b)に示すような信号が得られる。ビデオテープレ
コーダの場合、第2図1)に示すような信号を周波数変
調して磁気テープ(図示せず)に記録するのであるが、
FM伝送路である電磁変換系の周波数帯域に限度がある
ため、第2図(b)の破線Sで示しだ所で信号をクリッ
プし、第2図(C)に示すような信号にして、周波数変
調する。あるいは、エンファシス回路50の各部の定数
を変更し、Rb+Ra ]
たとえばエンファシス量(=Ra)を7に設定すること
により、第2図((1)に示すような信号にして周波数
変調する。第2図(C)の場合は、波形歪が生じるとい
う問題点があり、第2図(d)の場合には、エンファシ
スの効果が7になり、その分だけ[■J生信号のSN比
が低下するという問題がある。When a video signal as shown in FIG. 2 (2L) is input to the input terminal 1 of such a circuit, the second
A signal as shown in Figure (b) is obtained. In the case of a video tape recorder, the signal shown in Figure 2 (1) is frequency modulated and recorded on a magnetic tape (not shown).
Since the frequency band of the electromagnetic conversion system, which is the FM transmission line, is limited, the signal is clipped at the point indicated by the broken line S in Figure 2(b), making the signal as shown in Figure 2(C). Frequency modulation. Alternatively, by changing the constants of each part of the emphasis circuit 50 and setting the emphasis amount (=Ra) to 7, for example, frequency modulation is performed to a signal as shown in FIG. 2 ((1). In the case of Fig. 2 (C), there is a problem that waveform distortion occurs, and in the case of Fig. 2 (d), the emphasis effect is 7, and the S/N ratio of the J raw signal decreases by that amount. There is a problem with doing so.
第3図は、本発明の信号6処理装置の一例を用いたエン
ファシス回路を示している。第3図において、入力端子
1に加えられた映像値りは、第1の信り処理回路2およ
び第2の信号処理回路3に加えられ、こ、lLらの出力
信号は加算回路4で加算され/こ後(出力レベルを調整
するため、加算回路4ば、加算結果を7にする機能を含
むものとする)出力端子5に出力される。第1の信号処
理回路2に入力された信りは、4H遅延線(Hは1水平
走査)す1間を示す)6で、4H遅延され、伝達関数が
Gである第1の伝送回路7に供給される。第1の伝送回
路7は第4図に示すようなエンファシス回路22である
。エンファシス回路22は、コンデンサ(容量値02)
23.抵抗(抵抗値Re)24゜抵抗(抵抗値R4)2
sで構成されている。これらの値は、たとえば、第1図
に示した従来例と同じ値Rc4−Rd = 、に設定さ
れている。FIG. 3 shows an emphasis circuit using an example of the signal 6 processing device of the present invention. In FIG. 3, the video value applied to the input terminal 1 is applied to the first trust processing circuit 2 and the second signal processing circuit 3, and the output signals of these are added by the addition circuit 4. After that, it is output to the output terminal 5 (in order to adjust the output level, the adder circuit 4 includes a function of setting the addition result to 7). The signal input to the first signal processing circuit 2 is delayed by 4H through a 4H delay line (H indicates 1 horizontal scan) 6, and the signal is transmitted to the first transmission circuit 7 whose transfer function is G. supplied to The first transmission circuit 7 is an emphasis circuit 22 as shown in FIG. The emphasis circuit 22 is a capacitor (capacitance value 02)
23. Resistance (resistance value Re) 24°Resistance (resistance value R4) 2
It consists of s. These values are set to, for example, the same value Rc4-Rd= as in the conventional example shown in FIG.
R(1
このような回路に、第2図(a)に示すような映像信号
が入力された場合、出力端子5には、第2図tel)に
示すような信号がf、lJられる。R(1) When a video signal as shown in FIG. 2(a) is input to such a circuit, signals f and lJ as shown in FIG. 2 (tel) are outputted to the output terminal 5.
一方、第2の信号処理回路3には、1H毎にレベルが反
転する信号がC0NT端子16に加えられている。この
信号は、たとえば、入力された映像値りに含寸れる水平
同期信号をフリソゲフロップ回路(図示ぜず)に入力す
ることにより得られる。On the other hand, a signal whose level is inverted every 1H is applied to the C0NT terminal 16 of the second signal processing circuit 3. This signal can be obtained, for example, by inputting a horizontal synchronizing signal whose size is equal to the input video value to a Frisogge flop circuit (not shown).
このように、C0NT端子15に供給された信号は、2
系列に分けられる。一方の系列は、第1のスイッチ80
制御端子26および第1のメモリ回路9の制御端子28
に加えられると共に、インバータ17で反転されて、第
2のスイッチ11の制御端子27および、第2のメモリ
回路100制御端子29に供給される。他方の系列は、
たとえば2段のモノマルチパイプレークで構成される遅
延回路18を介し、第3のスイッチ14の制御端子30
および第3のメモリ回路19の制御端子32に供給され
ると共に、インバータ22で反転されて、第4のスイッ
チ21の制御端子31および第4のメモリ回路20の制
御端子33に供給される。なお、前記JM延回路18は
、後述する第2の伝送回路12の遅延時間と一致するよ
うに設定されている。In this way, the signal supplied to the C0NT terminal 15 is 2
Divided into series. One series has a first switch 80
Control terminal 26 and control terminal 28 of first memory circuit 9
and is inverted by the inverter 17 and supplied to the control terminal 27 of the second switch 11 and the control terminal 29 of the second memory circuit 100. The other series is
For example, the control terminal 30 of the third switch 14 is
The signal is supplied to the control terminal 32 of the third memory circuit 19, inverted by the inverter 22, and supplied to the control terminal 31 of the fourth switch 21 and the control terminal 33 of the fourth memory circuit 20. Note that the JM delay circuit 18 is set to match the delay time of the second transmission circuit 12, which will be described later.
ここで、第2の信号処理回路3に加えられた映像信号は
、第1のスイッチ8でもって、1水平走査旬;(1H4
σ)に切換えられて、1H4びに第1のメモリ回路9と
第2のメモリ回路10に入力される。第1のメモリ回路
9および第2のメモリ回路10u、たとえばアナログメ
モリで構成されており、その配憶容量1l−1:1H分
である。制御端子28゜29に加えられる制御信号がH
レベルの時は、上記メモリ回路9および1oは、入力さ
れた信号を順次配憶し、制御端子28.29に加えられ
る制御信号がLレベルの時は、」二記メモリ回路9およ
び1oは、記憶した時系列とは逆の時系列で出力するも
のである。また、スイッチ8の可動片は、制御端子26
に加えられる制御信号がHレベルの時には、第1のメモ
リ回路9側に倒され、Lレベルの時には第2のメモリ回
路10側に倒される。Here, the video signal applied to the second signal processing circuit 3 is processed by the first switch 8 for one horizontal scanning period; (1H4
σ) and is input to the first memory circuit 9 and the second memory circuit 10 at 1H4. The first memory circuit 9 and the second memory circuit 10u are composed of analog memories, for example, and have a storage capacity of 1l-1:1H. The control signal applied to the control terminals 28°29 is H.
When the control signal is at the L level, the memory circuits 9 and 1o sequentially store the input signals, and when the control signal applied to the control terminals 28 and 29 is at the L level, the memory circuits 9 and 1o store the input signals in sequence. It outputs a time series that is the opposite of the stored time series. In addition, the movable piece of the switch 8 is connected to the control terminal 26
When the control signal applied to is at H level, it is pushed toward the first memory circuit 9 side, and when it is at L level, it is pushed toward the second memory circuit 10 side.
このような第1のメモリ回路9の出力波形は、第2図(
fに示すように、入力波形〔第2図(a) )に対し、
Hを弔位とした逆時系列を有する。第1のメモリ回路の
出力信号と第2のメモリ回路の出力信号とは第2のスイ
ッチ11に加えられる。第2のスイッチ11の可動片は
、制御端子27に加えられる制御値すがHレベルの時に
は、第1のメモリ回路9の出力端子に接続され、Lレベ
ルの時には、第2のメモリ回路10の出力端子に接続さ
れる。The output waveform of the first memory circuit 9 is as shown in FIG.
As shown in f, for the input waveform [Fig. 2(a)],
It has a reverse time series with H as the funeral position. The output signal of the first memory circuit and the output signal of the second memory circuit are applied to the second switch 11. The movable piece of the second switch 11 is connected to the output terminal of the first memory circuit 9 when the control value applied to the control terminal 27 is at H level, and is connected to the output terminal of the first memory circuit 9 when the control value is at L level. Connected to the output terminal.
これにより、第2のスイッチ回路11の出力端には、1
Hを単位とした、入力信号とは時系列が逆の連続値けが
イυられる。この時系列が逆の信号を、第1の伝送回路
7と、伝達関数Gが同一の第2の伝送回路12を介して
、第3のスイッチ14に供給する。第3のスイッチ14
の入力信号波形を第2図(g)に示す。この信号は、第
3のスイッチ14でもって、1H毎に切換えられて、第
3のメモリ回路19と第4のメモリ回路20とに入力さ
れる。As a result, the output terminal of the second switch circuit 11 has 1
Continuous values whose time series is opposite to that of the input signal are recorded in units of H. This signal whose time series is reversed is supplied to the third switch 14 via the first transmission circuit 7 and the second transmission circuit 12 having the same transfer function G. Third switch 14
The input signal waveform of is shown in FIG. 2(g). This signal is switched every 1H by the third switch 14 and is input to the third memory circuit 19 and the fourth memory circuit 20.
第3のメモリ回路19と第4のメモリ回路20との出力
信!3は、第4のスイッチ21で1H毎にすJ換えられ
、連続した信号に変換され、第2の信号処理回路の出力
信号として、前記加算回路4に供給される。第3のメモ
リ回路19および第4のメモリ回路2Qは、第1のメモ
リ回路9あるいは10と同一の回路構成であり、制御端
子32゜33に加えられる制御信号がHレベルの時は、
−1−記メモリ回路19および20は、入力された信り
を順次記憶し、制御端子32.33に加えられる制御値
ちがLレベルの時は、」二記メモリ回路19および20
は、記憶した時系列とは逆の時系列で出力するものであ
る。Output signals from the third memory circuit 19 and the fourth memory circuit 20! 3 is switched every 1H by the fourth switch 21, converted into a continuous signal, and supplied to the adder circuit 4 as an output signal of the second signal processing circuit. The third memory circuit 19 and the fourth memory circuit 2Q have the same circuit configuration as the first memory circuit 9 or 10, and when the control signals applied to the control terminals 32 and 33 are at H level,
-1- The memory circuits 19 and 20 sequentially store the inputted beliefs, and when the control values applied to the control terminals 32 and 33 are at L level, the memory circuits 19 and 20
outputs a time series that is opposite to the stored time series.
丑だ、第3のスイッチ14および第4のスイッチ21の
可動片は、制御端子30および31に加えられる制御信
号がHレベルの時には、第3のメモリ回路19側に倒さ
れ、Lレベルの時は第4のメモリ回路20側に倒される
。Unfortunately, when the control signals applied to the control terminals 30 and 31 are at H level, the movable pieces of the third switch 14 and the fourth switch 21 are pushed to the third memory circuit 19 side, and when the control signals are at L level, they are pushed to the third memory circuit 19 side. is tilted toward the fourth memory circuit 20 side.
このような信号処理を受けて、第4のスイッチ21に出
力される信号の波形を第2図(h)に示す。The waveform of the signal output to the fourth switch 21 after undergoing such signal processing is shown in FIG. 2(h).
上述したように、加算回路4ば、第2図(6)に示す波
形と第2図(h)に示す波形を加算し、かつ、その結果
を÷にするだめ、出力端子6には第2図(1)に示すよ
うな波形が得られる。As mentioned above, the adder circuit 4 adds the waveform shown in FIG. 2(6) and the waveform shown in FIG. 2(h), and the output terminal 6 has a second A waveform as shown in Figure (1) is obtained.
第2図(1)に示す波形は、プリシュートとオーバーシ
ー、−1・を有する波形となるため、エンファシス量は
第1図に示す従来例と同一であるにもかかわらず、その
ピーク値は破線Sより低い波形が得られる。The waveform shown in Fig. 2 (1) has a preshoot, an oversight, and -1. Therefore, although the amount of emphasis is the same as the conventional example shown in Fig. 1, its peak value is A waveform lower than the broken line S is obtained.
なお、上述した説明で、第1.第2.第3および第4の
メモリ回路9,10,19.20はアナログメモリ(′
にとえば、チャージカップルドデバイスなどのチャージ
・トランスファ・デバイス)であるとしたが、各々のメ
モリ回路の入力端にA/D変換器を持ち、出力端にD/
A変換器を持ち、メモリとしては、フリップフロップ回
路などで構成されるディジタルメモリとしてもよい。又
、第1のスイッチ8の入力端より前にA/D変換器を持
ち、第1.第2.第3.第4のメモリ回路9゜IQ、1
9.20をフリップフロップ回路などで構成されるディ
ジタルメモリとし、第2の伝送回路12をディジタルフ
ィルタで構成し、第4のスイッチ21の出力端の後にD
/A変換器を持った構成としても同様な動作をする。In addition, in the above explanation, the first. Second. The third and fourth memory circuits 9, 10, 19.20 are analog memories ('
For example, it is a charge transfer device such as a charge coupled device), but each memory circuit has an A/D converter at the input end and a D/D converter at the output end.
It has an A converter, and the memory may be a digital memory composed of a flip-flop circuit or the like. Further, an A/D converter is provided before the input end of the first switch 8, and the first switch 8 has an A/D converter before the input end of the first switch 8. Second. Third. Fourth memory circuit 9°IQ, 1
9.20 is a digital memory made up of a flip-flop circuit, etc., the second transmission circuit 12 is made up of a digital filter, and after the output end of the fourth switch 21, a D
A configuration including a /A converter also operates in a similar manner.
さらには、入力端子1より前にA/11:変換器を持ち
、4J!fl延線6をディジタルメモリで構成し、第1
.第2.第3.第4のメモリ回路9,10゜19.20
をフリップフロップ回路などで構成されるディジタルメ
モリで構成し、第1の伝送回路了および第2の伝送回路
12をノン・リカーシブル型ディジタルフィルタあるい
はりカーシブル型ディジタルフィルタで構成し、出力端
子5より後にD/A変換器を持つ構成としても、同様な
動作をする。Furthermore, it has an A/11: converter before input terminal 1, and 4J! The fl line extension 6 is configured with a digital memory, and the first
.. Second. Third. Fourth memory circuit 9,10°19.20
The first transmission circuit 12 and the second transmission circuit 12 are constructed of a non-recursible digital filter or a recursible digital filter, and the output terminal 5 is A configuration including a D/A converter also operates in a similar manner.
また、」二連した説明では、入力値りとして映像信号を
用いて説明したため、4H遅延線6.第1゜第2.第3
.第4のメモリ回路9,10,19゜20あるい1l−
iCONT端子に加えられる信号などをすべてHを単位
としたが、人力信号によってはそれらの単位を任意の時
間に設定してもさしつかえない。In addition, in the two consecutive explanations, the video signal was used as the input value, so the 4H delay line 6. 1st゜2nd. Third
.. Fourth memory circuit 9, 10, 19°20 or 1l-
Although all the signals applied to the iCONT terminal are expressed in units of H, these units may be set to any time depending on the human signals.
捷だ、上述した説明では、エンファシス回蕗として説明
したが、第2図(h)に示したように、プリンーー1・
、オーバーシーートを与える目的の回路に用いてもさし
つかえない。In the above explanation, it was explained as an emphasis, but as shown in Figure 2 (h), it is a pudding 1.
, it may be used in a circuit for the purpose of providing an oversheet.
発明の効果
」二連したように、本発明の信号処理装置は、第1の伝
送回路(前述の実施例の7に相当)および第2の伝送回
路(同12に相当)の伝達特性Gを任意に選ぶことによ
り、プリクー−トおよびオーバーシーートを持った任意
の伝達特性を有する信り処理装置が得られる。"Effects of the Invention" As mentioned above, the signal processing device of the present invention has a transmission characteristic G of the first transmission circuit (corresponding to 7 in the above-mentioned embodiment) and the second transmission circuit (corresponding to 12 in the same embodiment). By choosing arbitrarily, a trust processing device having arbitrary transmission characteristics with precoat and oversheet can be obtained.
」二連したように、本発明の信号処理装置を、周波数変
復調系のエンファシス回路として用いた場合には、波形
にプリンニートとオーバーシュートを持/ヒせることに
より、従来と同一のエンファシス量を有しかつ波形のピ
ーク値が従来より大幅に低りなるエンファシス回路が実
現でき、エンファシス量を低下させることなく、周波数
偏位幅を従来より大幅に低下させることなどの効果が得
られるものである。'' As mentioned above, when the signal processing device of the present invention is used as an emphasis circuit in a frequency modulation/demodulation system, the same amount of emphasis as in the conventional method can be achieved by making the waveform have purinet and overshoot. It is possible to realize an emphasis circuit in which the peak value of the waveform is significantly lower than before, and the frequency deviation width can be significantly lowered than before without reducing the amount of emphasis. .
あるいは、従来と同一の周波数偏位幅を用いるとすれば
、従来より以上のエンファシスを加えることができ、釘
生された信号のSN比を向上させることができるという
効果が得られるものである。Alternatively, if the same frequency deviation width as the conventional method is used, it is possible to add more emphasis than the conventional method, and it is possible to obtain the effect that the S/N ratio of the generated signal can be improved.
第1図は従来のエンファシス回路の一例を示す結線図、
第2図は信号波形図、第3図は本発明の信り処理装置の
一例を示しだ概略ブロック図、第4図は第3図における
第1の伝送回路の回路構成例を示した結線図である。
2・・・・・・第1の信号処理回路、3・・・・・第2
の借り処理回路、4・・・・・・加算回路、6・・・・
・4H遅延線、7・・・・・第1の伝送回路、8・・・
・・第1のスイッチ、9・・・・・・第1のメモリ回路
、1o・・・・・第2のメモリ回路、11・・・・・・
第2のスイッチ、12・・・・・・第2の伝送回路、1
4・・・・・・第3のスイッチ、19・・・・・第3の
メモリ回路、20・・・・・・第4のメモリ回路、21
・・・・・・第4のスイッチ。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
「’ −’1
)
第2図Figure 1 is a wiring diagram showing an example of a conventional emphasis circuit.
Fig. 2 is a signal waveform diagram, Fig. 3 is a schematic block diagram showing an example of the trust processing device of the present invention, and Fig. 4 is a wiring diagram showing an example of the circuit configuration of the first transmission circuit in Fig. 3. It is. 2...First signal processing circuit, 3...Second
Borrow processing circuit, 4... Addition circuit, 6...
・4H delay line, 7...first transmission circuit, 8...
...First switch, 9...First memory circuit, 1o...Second memory circuit, 11...
Second switch, 12...Second transmission circuit, 1
4... Third switch, 19... Third memory circuit, 20... Fourth memory circuit, 21
...Fourth switch. Name of agent: Patent attorney Toshio Nakao and 1 other person 1st
Figure ``'-'1) Figure 2
Claims (2)
路および第2の信号処理回路と、前記第1および第2・
の信号処理回路の出力信号を加算する加算回路を具備し
、かつ前記第1の信号処理回路は、4XT時間の遅延線
と、伝達関数がGである第1の伝送回路との直列接続回
路を含み、前記第2の信号処理回路は、第1のスイッチ
と、第1のメモリ回路と、第2のメモリ回路と、第2の
スイッチと、前記第1の伝送回路と同一の伝達関数Gを
有する第2の伝送回路と、第3のスイッチと第3のメモ
リ回路と、第4の、メモリ回路と、第4のスイッチを含
めて構成され、前記第1.第2.第3.第4のメモリ回
路の各々は、T時間にわたって、信号を順に入力し、次
のT時間にわたって、前記入力した信号を逆の時系列で
もって出力するように構成されており、前記第2の信号
処理回路に入力された信号は、前記第1のスイッチでも
って、7時間毎に切換えられて、前記第1のメモリ回路
と前記第2のメモリ回路とに入力され、前記第1および
第2のメモリ回路の出力信号は、前記第2のスイッチで
もって、前記第1のスイッチの切換えとは逆位相で17
J換えられて1系列の信号に変換された後前記第2の伝
送回路を経て、前記第3のスイッチ回路でもって7時間
毎に切換えられて前記第3のメモリ回路と前記第4のメ
モリ回路とに入力され、前記第3および第4のメモリ回
路の出力借りは、前記第4のスイッチでもって、前記第
3のスイッチの切換えとは逆位相で9ノ換えられて1系
列の信号に変換された信号を第2の信り処理回路の出力
信号とするように構成されていることを特徴とする信号
処理装置。(1) A first signal processing circuit and a second signal processing circuit to which input signals are respectively input;
The first signal processing circuit includes a series connection circuit of a 4XT time delay line and a first transmission circuit whose transfer function is G. The second signal processing circuit includes a first switch, a first memory circuit, a second memory circuit, a second switch, and a transfer function G that is the same as that of the first transmission circuit. a second transmission circuit having a second transmission circuit, a third switch, a third memory circuit, a fourth memory circuit, and a fourth switch; Second. Third. Each of the fourth memory circuits is configured to sequentially input signals over a period of time T, output the inputted signals in reverse time sequence over the next period of time, and output the inputted signals in reverse time sequence, and the second signal The signal input to the processing circuit is switched every 7 hours by the first switch, and is input to the first memory circuit and the second memory circuit, and the signal is input to the first and second memory circuits. The output signal of the memory circuit is outputted by the second switch in an opposite phase to the switching of the first switch.
After being converted into one series of signals, the signals are passed through the second transmission circuit, and then switched every 7 hours by the third switch circuit to the third memory circuit and the fourth memory circuit. and the outputs of the third and fourth memory circuits are switched by 9 times by the fourth switch in an opposite phase to the switching of the third switch and converted into one series of signals. 1. A signal processing device characterized in that the signal processing device is configured to use the signal as an output signal of a second trust processing circuit.
間4XNを4×H(但し、Hは水平走査期間)とし、第
1.第2.第3.第4の各々のメモリ回路は、1H時間
にわたって、信号を順に入力し、次の1H時間にわたっ
て、前記入力した信号を逆の時系列でもって出力するよ
うに構成されていることを特徴とする特許諸求の範囲第
(1)項記載の信し処理装置。(2) The input (L+) is the video signal, the delay time 4XN of the delay line is 4XH (however, H is the horizontal scanning period), and each of the 1st, 2nd, 3rd, and 4th memory circuits Scope (1) of the Patent Claims is characterized in that the system is configured to sequentially input signals over 1H time, and output the input signals in reverse time sequence over the next 1H time. The credit processing device described in Section 1.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58097077A JPS59221126A (en) | 1983-05-31 | 1983-05-31 | Signal processng device |
US06/615,243 US4611231A (en) | 1983-05-31 | 1984-05-30 | Signal processing apparatus for a video signal |
EP84303670A EP0128707B1 (en) | 1983-05-31 | 1984-05-31 | Signal processing apparatus for a video signal |
DE8484303670T DE3484451D1 (en) | 1983-05-31 | 1984-05-31 | SIGNAL PROCESSING DEVICE FOR A VIDEO SIGNAL. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58097077A JPS59221126A (en) | 1983-05-31 | 1983-05-31 | Signal processng device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59221126A true JPS59221126A (en) | 1984-12-12 |
JPH0249579B2 JPH0249579B2 (en) | 1990-10-30 |
Family
ID=14182575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58097077A Granted JPS59221126A (en) | 1983-05-31 | 1983-05-31 | Signal processng device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59221126A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4967161A (en) * | 1988-08-24 | 1990-10-30 | Hitachi, Ltd. | Signal processing method and apparatus |
-
1983
- 1983-05-31 JP JP58097077A patent/JPS59221126A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4967161A (en) * | 1988-08-24 | 1990-10-30 | Hitachi, Ltd. | Signal processing method and apparatus |
Also Published As
Publication number | Publication date |
---|---|
JPH0249579B2 (en) | 1990-10-30 |
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