JPS6072242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6072242A JPS6072242A JP17970783A JP17970783A JPS6072242A JP S6072242 A JPS6072242 A JP S6072242A JP 17970783 A JP17970783 A JP 17970783A JP 17970783 A JP17970783 A JP 17970783A JP S6072242 A JPS6072242 A JP S6072242A
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- Japan
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- region
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- epitaxial
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は埋め込み層を有するバイポーラトランジスタの
製造方法に関する。
製造方法に関する。
（２）従来技術と問題点
従来第１図に示すバイポーラトランジスタの製造工程に
おいてＰ型シリコン井板１にｎ型シリコン埋め込みＰ２
を形成シ２、その上にｎ型シリコンエピタキシャル層３
を形成するとき、を型シリコン埋め込み層２のｎ型シリ
コンエピタキシャル層３への這上がりが生じるので、該
ｎ型シリコンエピタキシャル層３は、素子形成用の厚さ
に加えて、埋め込み屑の這上り量だけ厚めに形成する必
要があった。このことはエピタキシャル層の形ｆｆ後、
素子分離領＃４形成のため熱拡散等を行なう場合、素子
形成領域の拡散の深さを埋め込み／ｅｔでの深さに埋め
込み層の這上がりの厚さを加えた深さにす゛るため拡散
による素子分離領域４の粒方向への広がシが埋め込み層
の這上りの厚さに文１応する分だけ大きくなり、特に素
子を小型化するときに１１この広がｐが小型化に制限を
あたえるものであった０ （３）発明の目的 本発明は上記の点に鑑み、従来のｎ？型シリコン埋め込
み層上に金属シリサイド層を形成し、２層からなる埋め
込み層とし、基板全面にｎ ｆＪ１シリコンエピタキシ
ャル層を形成する際の埋め込み屑のベース領域、エミッ
タ領域を形成する領域での層上がりをなくし、ｎ型シリ
コンエピタキシャル層を薄く、素子形成に必髪なだけの
厚さに形成°でき、素子を実質的に小型化できる半導体
装置の製造方法をＷ供するＫある。
おいてＰ型シリコン井板１にｎ型シリコン埋め込みＰ２
を形成シ２、その上にｎ型シリコンエピタキシャル層３
を形成するとき、を型シリコン埋め込み層２のｎ型シリ
コンエピタキシャル層３への這上がりが生じるので、該
ｎ型シリコンエピタキシャル層３は、素子形成用の厚さ
に加えて、埋め込み屑の這上り量だけ厚めに形成する必
要があった。このことはエピタキシャル層の形ｆｆ後、
素子分離領＃４形成のため熱拡散等を行なう場合、素子
形成領域の拡散の深さを埋め込み／ｅｔでの深さに埋め
込み層の這上がりの厚さを加えた深さにす゛るため拡散
による素子分離領域４の粒方向への広がシが埋め込み層
の這上りの厚さに文１応する分だけ大きくなり、特に素
子を小型化するときに１１この広がｐが小型化に制限を
あたえるものであった０ （３）発明の目的 本発明は上記の点に鑑み、従来のｎ？型シリコン埋め込
み層上に金属シリサイド層を形成し、２層からなる埋め
込み層とし、基板全面にｎ ｆＪ１シリコンエピタキシ
ャル層を形成する際の埋め込み屑のベース領域、エミッ
タ領域を形成する領域での層上がりをなくし、ｎ型シリ
コンエピタキシャル層を薄く、素子形成に必髪なだけの
厚さに形成°でき、素子を実質的に小型化できる半導体
装置の製造方法をＷ供するＫある。
（４］ 発明の構成
上記の目的は、本発明によれば、埋め込み層を有するバ
イポーラトランジスタの製造工程において、−導電型の
単結晶半導体基板上の絶糾駁を部分的に開孔する工程と
、全面に前記半導体基板と逆漆・０箱型の不純物をドー
グした非晶質半導体層を選択的に形成する工程と該非晶
質半導体層上のベース領域、エミッタ領域を形成する領
域に部分的に金属層を形成し、熱処理を施して金属シリ
サイド層として非晶質半導体層と金たシリサイ、ド層か
らなる埋め込み層を形成する工程と、全面に前記半導体
基板と逆導電型の単結晶半導体πを形成す゛る工程を具
備することにより達成させられる。
イポーラトランジスタの製造工程において、−導電型の
単結晶半導体基板上の絶糾駁を部分的に開孔する工程と
、全面に前記半導体基板と逆漆・０箱型の不純物をドー
グした非晶質半導体層を選択的に形成する工程と該非晶
質半導体層上のベース領域、エミッタ領域を形成する領
域に部分的に金属層を形成し、熱処理を施して金属シリ
サイド層として非晶質半導体層と金たシリサイ、ド層か
らなる埋め込み層を形成する工程と、全面に前記半導体
基板と逆導電型の単結晶半導体πを形成す゛る工程を具
備することにより達成させられる。
（５）発明の実施例
第２図及至第６図は、本発明一実施例を目９明するため
の工程要所における半導体装置の側断佃図であり、これ
等の図を参照しつつ記述する。
の工程要所における半導体装置の側断佃図であり、これ
等の図を参照しつつ記述する。
本発明の方法でｎｐｎ型トランジスタの素子形成領域に
層上がりのない埋め込み層を形成するには、先ず第２図
に示す如くＰ型半導体基板ｌ上に例えば二酸化シリコン
の酸化膜からなる絶縁＃８を厚さ例えば６０００Ｘ形成
し、仰め込み層形成領域を選択的に除去し、該埋め込み
層形成領域以外の絶９１１９Ｂをマスクとしてｎ型不純
物例えは硅素（Ａｓ）を加速エネルギー２００ＫｅＶ、
ドーズ量５×１６”ｃｍ−２程度としてイオン注入する
。次いで温度を例えば１１００℃、時間を６０分程度と
する熱処理を施して、第３図に示す如くｎ＋型拡散層２
を例えば厚さ１．５μｍ程展形成する。次いで第４図に
示す如く、前記絶線ｐＡ８上にレジスト９を例えは厚さ
２μｍ和度、選択的に塗布し、前記絶糾腋・８およびそ
の上のレジスト９をマスクとして、格子定数がシリコン
に近く、低抵抗でシリサイド化が可能々金属、例えばコ
バルト（ＣＯ）を例えば、電子ビーム蒸着により厚さａ
ｏｏｃ＋１程度形成し、前記絶、縁膀８およびその上の
レジスト９、コバ＃ ト金１ｉ１０ｂを除去する。次い
で温度例えば５５０℃で３０分程度、熱処理を施して前
記コバルト金属層１０ａのシリサイド化を行ない、第５
図に示す如くコバルトシリサイド層１０ｃ（を形成する
。この熱処理において、コバルト金Ｘ７＃１０ａとシリ
コンからな；５ｎ十副型拡散２が接合面で化合し、コバ
ルトシリサイドが生成されると同時に生成されたコバル
トシリサイドがｎ中型拡散層内２に入り込み、形成さ力
た厚さ１μｍ１ｌｊＦｌのコバルトシリサイド９１０ｃ
の上面はＰ型半導体μ板１上面とほぼ同じ高さになる。
層上がりのない埋め込み層を形成するには、先ず第２図
に示す如くＰ型半導体基板ｌ上に例えば二酸化シリコン
の酸化膜からなる絶縁＃８を厚さ例えば６０００Ｘ形成
し、仰め込み層形成領域を選択的に除去し、該埋め込み
層形成領域以外の絶９１１９Ｂをマスクとしてｎ型不純
物例えは硅素（Ａｓ）を加速エネルギー２００ＫｅＶ、
ドーズ量５×１６”ｃｍ−２程度としてイオン注入する
。次いで温度を例えば１１００℃、時間を６０分程度と
する熱処理を施して、第３図に示す如くｎ＋型拡散層２
を例えば厚さ１．５μｍ程展形成する。次いで第４図に
示す如く、前記絶線ｐＡ８上にレジスト９を例えは厚さ
２μｍ和度、選択的に塗布し、前記絶糾腋・８およびそ
の上のレジスト９をマスクとして、格子定数がシリコン
に近く、低抵抗でシリサイド化が可能々金属、例えばコ
バルト（ＣＯ）を例えば、電子ビーム蒸着により厚さａ
ｏｏｃ＋１程度形成し、前記絶、縁膀８およびその上の
レジスト９、コバ＃ ト金１ｉ１０ｂを除去する。次い
で温度例えば５５０℃で３０分程度、熱処理を施して前
記コバルト金属層１０ａのシリサイド化を行ない、第５
図に示す如くコバルトシリサイド層１０ｃ（を形成する
。この熱処理において、コバルト金Ｘ７＃１０ａとシリ
コンからな；５ｎ十副型拡散２が接合面で化合し、コバ
ルトシリサイドが生成されると同時に生成されたコバル
トシリサイドがｎ中型拡散層内２に入り込み、形成さ力
た厚さ１μｍ１ｌｊＦｌのコバルトシリサイド９１０ｃ
の上面はＰ型半導体μ板１上面とほぼ同じ高さになる。
次いで第６図に示す如く、半導体基板１上の全面にｎ型
シリコンエピタキシャ＃ｉｌｌを例えば気相成長法で例
えばＳｉＨ４カス、温度１０００℃、３０秒程度として
形成する。ここでコバルトシリサイド層上へのシリコン
エピタキシャル層１１の形成については、Ｓ、５ａｉｔ
ｏｈ、 ｌ（、Ｉｓｈｉｗａｒａ ａｎｄ’ Ｓ 、
ｐｕｒｕｋａｗａ ： Ｐｒｏｃ 、 １２ ｔｈ Ｃ
ｏηｆ 、 ５ｏｌｉｄ ５ｔａｔｅＤｅｆｉｅｓ 、
Ｔｏｋｙｏ 、１９８０ 、 Ｊｐｎ 、 Ｊ 、Ａ
ｐｐｌ 、 Ｐｈｙｓ。
シリコンエピタキシャ＃ｉｌｌを例えば気相成長法で例
えばＳｉＨ４カス、温度１０００℃、３０秒程度として
形成する。ここでコバルトシリサイド層上へのシリコン
エピタキシャル層１１の形成については、Ｓ、５ａｉｔ
ｏｈ、 ｌ（、Ｉｓｈｉｗａｒａ ａｎｄ’ Ｓ 、
ｐｕｒｕｋａｗａ ： Ｐｒｏｃ 、 １２ ｔｈ Ｃ
ｏηｆ 、 ５ｏｌｉｄ ５ｔａｔｅＤｅｆｉｅｓ 、
Ｔｏｋｙｏ 、１９８０ 、 Ｊｐｎ 、 Ｊ 、Ａ
ｐｐｌ 、 Ｐｈｙｓ。
２０（１９８１）Ｓｕｐｐｌ 、２０−１ 、Ｐｄ２
、または、Ｓ。
、または、Ｓ。
に分子ビーム成長法（ＭＢＥ）あるいは固相成長法（Ｓ
ＰＥ）による方法もある。
ＰＥ）による方法もある。
このシリコンエピタキシャル層１１の形成では埋め込み
層のイ型拡散層２が前記エピタキシャルＪ偵１１に接す
る部分で前記エピタキシャル層１１への層上がりが生じ
るが、コバルトシリサイドＩＰ、・ｌＯＣの部分では前
記エピタキシャル層１１への層上がりが生じない。こハ
は、Ｈ，Ｉｓｈｉｗａｔａ、Ｓ、５ａｉｔｏｈ ａｎｄ
Ｋ、Ｈｉｋｏｓａｋａ ：Ｊｐｎ 、Ｊ 、Ａｐｐｌ
、ｐｈｙｓ、２０−５．ＭＡＹ、１９８１ Ｐ８４３
−８４８で述べているように、コバルトシリサイドとシ
リコンの格子定数が近い値を持ち、コバルトシリサイド
とシリコンの接合面がきわめて安定であるからである。
層のイ型拡散層２が前記エピタキシャルＪ偵１１に接す
る部分で前記エピタキシャル層１１への層上がりが生じ
るが、コバルトシリサイドＩＰ、・ｌＯＣの部分では前
記エピタキシャル層１１への層上がりが生じない。こハ
は、Ｈ，Ｉｓｈｉｗａｔａ、Ｓ、５ａｉｔｏｈ ａｎｄ
Ｋ、Ｈｉｋｏｓａｋａ ：Ｊｐｎ 、Ｊ 、Ａｐｐｌ
、ｐｈｙｓ、２０−５．ＭＡＹ、１９８１ Ｐ８４３
−８４８で述べているように、コバルトシリサイドとシ
リコンの格子定数が近い値を持ち、コバルトシリサイド
とシリコンの接合面がきわめて安定であるからである。
したがって、前記ｎ型エピタキシャル層１１の厚さは従
来のようにｎ＋型拡散胤２の這上シ量を考慮する必要が
なく、素子形成に必要な厚さ例えば２μｍに形成する。
来のようにｎ＋型拡散胤２の這上シ量を考慮する必要が
なく、素子形成に必要な厚さ例えば２μｍに形成する。
ここで前記♂拡散層２と前記ｎ□型エピタキシャル層］
１の接合による層上が９部分はベース領域、エミッタ領
域を形成する領域の外側に位置し、前記ｎ型エピタキシ
ャルｉ］１の形成する厚さにおいて考慮する必要がない
。次いで第７図に示す如く素子量分［１４、コレクタ領
域５、ベース領Ｍ６、エミッタ領域７を形成する。
１の接合による層上が９部分はベース領域、エミッタ領
域を形成する領域の外側に位置し、前記ｎ型エピタキシ
ャルｉ］１の形成する厚さにおいて考慮する必要がない
。次いで第７図に示す如く素子量分［１４、コレクタ領
域５、ベース領Ｍ６、エミッタ領域７を形成する。
（６）発明の効果
本発明によシ非晶質半導体層と金属シリサイド層からな
る埋め込み層を形成し、半層体基板全面にエピタキシャ
ル層を形成するならばベース領域、エミッタ領域を形成
する領域で埋め込み層の層上がりが生じないのでエピタ
キシャル層は、素子形成に必要な厚さにし、従来のよう
に層上がりｔを加えた厚さにする必要がないので実質的
に薄く形成できる。
る埋め込み層を形成し、半層体基板全面にエピタキシャ
ル層を形成するならばベース領域、エミッタ領域を形成
する領域で埋め込み層の層上がりが生じないのでエピタ
キシャル層は、素子形成に必要な厚さにし、従来のよう
に層上がりｔを加えた厚さにする必要がないので実質的
に薄く形成できる。
したがって次いで素子間分離拡散領域を形成するときに
、拡散領域の深さを従来より浅くできるので拡散領域の
横方向への広がりが小さく、従来の素子よシ小型の素子
が形成できる効果がある。
、拡散領域の深さを従来より浅くできるので拡散領域の
横方向への広がりが小さく、従来の素子よシ小型の素子
が形成できる効果がある。
またシリサイド層はシリコン層よυ低抵抗であるから埋
め込み層での電子の流れが速く太り、従来より実質的に
動作の速い素子が得られる。
め込み層での電子の流れが速く太り、従来より実質的に
動作の速い素子が得られる。
第１図は従来の製造方法による埋め込み層を有するバイ
ポーラトランジスタの側断面図、第２図及至第７図は本
発明一実施例を詣、明するための工程要所におけるバイ
ボラトランジスタの側断面図である。 図において、１はＰ型半導体基板、２はｎ型拡散層、３
はｎ型エピタキシャル層、４は素子間分離拡散領域、５
はコレクタ領域、６はベース領域、７はエミッタ領域、
８は二酸化シリコン絶縁膜、９はレジスト、１０ａ、１
０ｂはコバルト（Ｃｏ）７ｍ、１０ｃｌｄコバルトシリ
サイド層、１１はｎ型エピタキシャル層である。 ネＩ 拓 第 ２ 目 阜 ３ 刀 第 ４ 把 第 ５ 罰
ポーラトランジスタの側断面図、第２図及至第７図は本
発明一実施例を詣、明するための工程要所におけるバイ
ボラトランジスタの側断面図である。 図において、１はＰ型半導体基板、２はｎ型拡散層、３
はｎ型エピタキシャル層、４は素子間分離拡散領域、５
はコレクタ領域、６はベース領域、７はエミッタ領域、
８は二酸化シリコン絶縁膜、９はレジスト、１０ａ、１
０ｂはコバルト（Ｃｏ）７ｍ、１０ｃｌｄコバルトシリ
サイド層、１１はｎ型エピタキシャル層である。 ネＩ 拓 第 ２ 目 阜 ３ 刀 第 ４ 把 第 ５ 罰
Claims (1)
- 埋め込み層を有するバイポーチトランジスタの製造工程
において、−導電型の単結晶半導体基板上の絶縁膜を部
分的に開孔する工程と、全面に前記半導体基板と透導ｉ
＋を型の不純物をドープした非晶負半導体層を選択的に
形成する工程と、該非晶質半導体層上のペース領域、エ
ミック領域を形成する領域に部分的に金属層を形成し、
熱処理を施して金属シリサイド層として非晶質半導体層
と金属シリサイド層からなる埋め込み層を形成する工程
と、全面に前記半導体基板と逆導電型の単結晶半導体層
を形成する工程を具備したことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17970783A JPS6072242A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17970783A JPS6072242A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072242A true JPS6072242A (ja) | 1985-04-24 |
Family
ID=16070466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17970783A Pending JPS6072242A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072242A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002510A1 (en) * | 1985-10-19 | 1987-04-23 | Plessey Overseas Limited | Subcollector for bipolar transistors |
| EP0223013A2 (en) * | 1985-11-18 | 1987-05-27 | International Business Machines Corporation | Planar 3D epitaxial semiconductor structures and method for making |
| FR2693795A1 (fr) * | 1992-07-15 | 1994-01-21 | Commissariat Energie Atomique | Jauge de contrainte sur support souple et capteur muni de ladite jauge. |
| KR100393962B1 (ko) * | 1996-12-26 | 2003-11-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US11152371B2 (en) | 2019-08-13 | 2021-10-19 | Micron Technology, Inc. | Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems |
-
1983
- 1983-09-28 JP JP17970783A patent/JPS6072242A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987002510A1 (en) * | 1985-10-19 | 1987-04-23 | Plessey Overseas Limited | Subcollector for bipolar transistors |
| EP0223013A2 (en) * | 1985-11-18 | 1987-05-27 | International Business Machines Corporation | Planar 3D epitaxial semiconductor structures and method for making |
| FR2693795A1 (fr) * | 1992-07-15 | 1994-01-21 | Commissariat Energie Atomique | Jauge de contrainte sur support souple et capteur muni de ladite jauge. |
| US5508676A (en) * | 1992-07-15 | 1996-04-16 | Commissariat A L'energie Atomique | Strain gauge on a flexible support and transducer equipped with said gauge |
| KR100393962B1 (ko) * | 1996-12-26 | 2003-11-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US11152371B2 (en) | 2019-08-13 | 2021-10-19 | Micron Technology, Inc. | Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems |
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