JPS6072071A - ベクトル処理装置 - Google Patents
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- JPS6072071A JPS6072071A JP17962483A JP17962483A JPS6072071A JP S6072071 A JPS6072071 A JP S6072071A JP 17962483 A JP17962483 A JP 17962483A JP 17962483 A JP17962483 A JP 17962483A JP S6072071 A JPS6072071 A JP S6072071A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、1サイクル中に四重ベクトルに属するn個(
nは1よp大なる整数)のベクトルエレメントを読出し
得るとともに1サイクル中に同一ベクトルに属するn個
のベクトルエレメントを書込み得るようにしたベクトル
レジスタを有するベクトル処理装置において、ベクトル
エレメントの拡張変換を効率的に行ない得るようにした
ベクトル処理装置に関するものである。
nは1よp大なる整数)のベクトルエレメントを読出し
得るとともに1サイクル中に同一ベクトルに属するn個
のベクトルエレメントを書込み得るようにしたベクトル
レジスタを有するベクトル処理装置において、ベクトル
エレメントの拡張変換を効率的に行ない得るようにした
ベクトル処理装置に関するものである。
ベクトルの拡張変換とは以下に説明するような処理を行
なう。第1図は、このベクトルの拡張変換を説明するた
めの図である。
なう。第1図は、このベクトルの拡張変換を説明するた
めの図である。
k個のマスクエレメントを格納できるマスクデータレジ
スタMSKと、各マスクエレメントに対応して同一ベク
トルのに個までのエレメントを格納できるオペランドベ
クトルレジスタ01)几と同じく各マスクエレメントに
対応して同一ベクトルの1(個のエレメントを格納でき
るリザルトベクトルレジスタ11. S Lとがあシ、
このマスクレジスタMSKとオペランドベクトルレジス
タOPRには第1図に示すようなエレメントがそれぞれ
格納されているとする。
スタMSKと、各マスクエレメントに対応して同一ベク
トルのに個までのエレメントを格納できるオペランドベ
クトルレジスタ01)几と同じく各マスクエレメントに
対応して同一ベクトルの1(個のエレメントを格納でき
るリザルトベクトルレジスタ11. S Lとがあシ、
このマスクレジスタMSKとオペランドベクトルレジス
タOPRには第1図に示すようなエレメントがそれぞれ
格納されているとする。
拡張変換とは、このような状態から、マスクデータレジ
スタM S Kに′1″が格納されているのに対応する
リザルトベクトルレジスタ几8Lの格納位置に1オペラ
ンドベクトルレジスタOPRに格納されているベクトル
の各エレメントをその順序を乱さずに順番に格納してゆ
くことである。
スタM S Kに′1″が格納されているのに対応する
リザルトベクトルレジスタ几8Lの格納位置に1オペラ
ンドベクトルレジスタOPRに格納されているベクトル
の各エレメントをその順序を乱さずに順番に格納してゆ
くことである。
従って、マスクデータレジスタM8KにIt OITが
格納されているのに対応するリザルトベクトルレシスタ
R8Lの格納位置には、前からこのレジスタR8Lに格
納されているベクトルエレメントがそのまま残されるこ
とになる。
格納されているのに対応するリザルトベクトルレシスタ
R8Lの格納位置には、前からこのレジスタR8Lに格
納されているベクトルエレメントがそのまま残されるこ
とになる。
この拡張変換に対する逆変換として圧縮変換があるが、
これは、マスクデータレジスタMSKK゛1”が格納さ
れているのに対応するオペランドベクトルレジスタOP
Rの格納位置に格納されているベクトルの各エレメント
だけを取シ出すことによシベクトルを圧縮し、このベク
トルエレメントをその順序を乱さないようにして順番に
リザルトベクトルレジスタR8Lに格納することである
。
これは、マスクデータレジスタMSKK゛1”が格納さ
れているのに対応するオペランドベクトルレジスタOP
Rの格納位置に格納されているベクトルの各エレメント
だけを取シ出すことによシベクトルを圧縮し、このベク
トルエレメントをその順序を乱さないようにして順番に
リザルトベクトルレジスタR8Lに格納することである
。
例えば、Oのエレメントを多く含むようなベクトルはこ
の圧縮変換によって0のエレメントを除いて圧縮し、こ
の圧縮変換に使用したマスクデータレジスタMSKのマ
スクエレメントと共に、この圧縮した形でメモリに格納
することによって、その格納すべきメモリ領域を大幅に
節減することができる。
の圧縮変換によって0のエレメントを除いて圧縮し、こ
の圧縮変換に使用したマスクデータレジスタMSKのマ
スクエレメントと共に、この圧縮した形でメモリに格納
することによって、その格納すべきメモリ領域を大幅に
節減することができる。
これを磨製に応じてもとのベクトルに復元する場合には
、まず、メモリに格納されているマスクエレメントを読
出しマスクデータレジスタM S Nに格納し、それと
ともに圧縮されたベクトルエレメントをそのままオペラ
ンドベクトルレジスタOP Rに順番にWk出し格納し
、またリザルトベクトルレジスタR8Lはすべて0に初
期設定して、しかる後に上述の拡張変換を行なうことに
よシ、リザルトベクトルレジスタI1. S LVC復
元されたベクトルをイ4することかできる。
、まず、メモリに格納されているマスクエレメントを読
出しマスクデータレジスタM S Nに格納し、それと
ともに圧縮されたベクトルエレメントをそのままオペラ
ンドベクトルレジスタOP Rに順番にWk出し格納し
、またリザルトベクトルレジスタR8Lはすべて0に初
期設定して、しかる後に上述の拡張変換を行なうことに
よシ、リザルトベクトルレジスタI1. S LVC復
元されたベクトルをイ4することかできる。
しかしながら、従来のべりトル処即装置においては、オ
ペランドベクトルレジスタOPRからベクトルエレメン
トを読出して処理する場合に、一般に、各エレメントが
シリアルに1個ずつ読出され、また、リザルトベクトル
レジスタR8LK書込む場合にも各エレメントがシリア
ルに1個ずつ書込まれている。このような形式のベクト
ル処理装置においては、ベクトルの拡張変換を行なうこ
とは比較的簡単である。しかし、高速処理を行なう場合
には複数個のベクトルエレメントを同時にパラレルに処
理することが望ましいが、そうすると制御が複雑になる
という欠点が生ずる。
ペランドベクトルレジスタOPRからベクトルエレメン
トを読出して処理する場合に、一般に、各エレメントが
シリアルに1個ずつ読出され、また、リザルトベクトル
レジスタR8LK書込む場合にも各エレメントがシリア
ルに1個ずつ書込まれている。このような形式のベクト
ル処理装置においては、ベクトルの拡張変換を行なうこ
とは比較的簡単である。しかし、高速処理を行なう場合
には複数個のベクトルエレメントを同時にパラレルに処
理することが望ましいが、そうすると制御が複雑になる
という欠点が生ずる。
本発明の目的は、比較的簡単な制御回路を用いでベクト
ルの拡張変換を並列に高速に処理するベクトル処理装置
を提供することにある。
ルの拡張変換を並列に高速に処理するベクトル処理装置
を提供することにある。
本発明の装置、は、1サイクル中に同一ベクトルに属す
るn個(nはlよシ大なる整数)のベクトルエレメント
を読出し得るようにしたオペランドベクトルレジスタ手
段と、lサイクル中に同一ベクトルKMするn個のベク
トルエレメントを書込み得るようにしたリザルトベクト
ルレジスタ手段と、前記各レジスタ手段の各要素に対応
して設けられ1サイクル中にn個のマスクエレメントを
読出し得るようにしたマスクデータレジスタ手段と、前
記オペランドベクトルレジスタ手段から読出されたn個
のベクトルエレメントに対応して設けられたn個の読出
しデータバス手段と、前記リザルトベクトルレジスタ手
段に■込まれるn個のベクトルエレメントに対応して設
りられたn個の居込みデータバス手段と、前記n個の、
恍出しデータバス手段のそれぞれを前記n個の11!込
みデータバス手段に選択的に接続するアライン回路手段
と、読出されたマスクエレメントのII lll0数を
積算しjYj記アライン回路手段への接続制御信号を生
成する積37回路手段と、読出されたマスクエレメント
の1″の数の積♂9帥と;jl」−出された11個のマ
スクエレメントとよシ前記オペランドベクトルレジスタ
手段に対する読出しアドレス歩進制御信号を生成するエ
ンコーダ手段とを含み、これによりベクトルの拡張変換
を行なう。
るn個(nはlよシ大なる整数)のベクトルエレメント
を読出し得るようにしたオペランドベクトルレジスタ手
段と、lサイクル中に同一ベクトルKMするn個のベク
トルエレメントを書込み得るようにしたリザルトベクト
ルレジスタ手段と、前記各レジスタ手段の各要素に対応
して設けられ1サイクル中にn個のマスクエレメントを
読出し得るようにしたマスクデータレジスタ手段と、前
記オペランドベクトルレジスタ手段から読出されたn個
のベクトルエレメントに対応して設けられたn個の読出
しデータバス手段と、前記リザルトベクトルレジスタ手
段に■込まれるn個のベクトルエレメントに対応して設
りられたn個の居込みデータバス手段と、前記n個の、
恍出しデータバス手段のそれぞれを前記n個の11!込
みデータバス手段に選択的に接続するアライン回路手段
と、読出されたマスクエレメントのII lll0数を
積算しjYj記アライン回路手段への接続制御信号を生
成する積37回路手段と、読出されたマスクエレメント
の1″の数の積♂9帥と;jl」−出された11個のマ
スクエレメントとよシ前記オペランドベクトルレジスタ
手段に対する読出しアドレス歩進制御信号を生成するエ
ンコーダ手段とを含み、これによりベクトルの拡張変換
を行なう。
次に図面を参照して本発明の詳細な説明する。
第2図は本発明の一実力m例を示すブロック図である。
本実施例は並列ベクトルレジスタ部1、アライン回路2
、拡張変換制御回hlj’s J 、Me、出しデータ
バス1000.1.1込みデータバス2000およびマ
スクデータ読出しバス1300を有している。
、拡張変換制御回hlj’s J 、Me、出しデータ
バス1000.1.1込みデータバス2000およびマ
スクデータ読出しバス1300を有している。
並列ベクトルレジスタ部1は、第3図に示すように、本
実施例においては+1−4として、4個(一般にはn個
、(Ql、nは1より大なる整数)の同一構成のベクト
ルレジスタ部VE−Q〜VB−3をもち、例えばベクト
ルレジスタ部VB−Qは、マスクデータレジスタMSK
−0、オペランドベクトルレジスタ0PR−0およびリ
ザルトベクトルレジスタR8L−0を有している。
実施例においては+1−4として、4個(一般にはn個
、(Ql、nは1より大なる整数)の同一構成のベクト
ルレジスタ部VE−Q〜VB−3をもち、例えばベクト
ルレジスタ部VB−Qは、マスクデータレジスタMSK
−0、オペランドベクトルレジスタ0PR−0およびリ
ザルトベクトルレジスタR8L−0を有している。
各オペランドベクトルレジスタ0PR−0〜0PR−3
から並列に読出された4個(n個)のベクトルエレメン
トは、4個(n個)のベクトルエレメントを並列に転送
する読出しデータバス1000を介してアライン回路2
に供給され、また、アライン回路2から4個(n(?1
)のベクトルエレメントを彫列釦転送する書込みデータ
バス2000を介して供給されたベクトルエレメントは
、各リザルトベクトルレジスタR8L−0〜几5L−3
に並列に書込むことができる。また、各マスクデータレ
ジスタMSK−0〜MSK−3から並列如読出された4
個(n(固)のマスクエレメントはマスクデータ読出し
バス1300を介して並列に拡張変換制御回路3に供給
される。
から並列に読出された4個(n個)のベクトルエレメン
トは、4個(n個)のベクトルエレメントを並列に転送
する読出しデータバス1000を介してアライン回路2
に供給され、また、アライン回路2から4個(n(?1
)のベクトルエレメントを彫列釦転送する書込みデータ
バス2000を介して供給されたベクトルエレメントは
、各リザルトベクトルレジスタR8L−0〜几5L−3
に並列に書込むことができる。また、各マスクデータレ
ジスタMSK−0〜MSK−3から並列如読出された4
個(n(固)のマスクエレメントはマスクデータ読出し
バス1300を介して並列に拡張変換制御回路3に供給
される。
tた、アライン回路2は、第4図に示すように、前述の
読出しデータバス1000にイ妾続される4個(n個)
の入カポ−1−20−0〜20−3、前述の岩込みデー
タバy、2000に接続さiする4 (lI’il (
n個)の出力ボート21−〇〜21−3およびこれらの
各入出力ボートを1妾絖する接続+K122 ?i、”
FA’む。
読出しデータバス1000にイ妾続される4個(n個)
の入カポ−1−20−0〜20−3、前述の岩込みデー
タバy、2000に接続さiする4 (lI’il (
n個)の出力ボート21−〇〜21−3およびこれらの
各入出力ボートを1妾絖する接続+K122 ?i、”
FA’む。
さらに、アライン回路2には制御卸回路3からアライン
回路接続制御信号3200が供給される。これはn =
4に対応して存在する4個の入力ボート20−0〜2
0−3を区別して指定するのに必髪な各2ビツトの1t
1報W。−W3を各出力ポート21−0〜21−3にF
i’;f=4し、これによって各入出力ボート間の接続
の仕方を制御する。
回路接続制御信号3200が供給される。これはn =
4に対応して存在する4個の入力ボート20−0〜2
0−3を区別して指定するのに必髪な各2ビツトの1t
1報W。−W3を各出力ポート21−0〜21−3にF
i’;f=4し、これによって各入出力ボート間の接続
の仕方を制御する。
例えば、イρ述するような、VJo−W、=0 (”0
.0″′)。
.0″′)。
W2=1 (” 0. ]°’ )、 W、−2(”
1. t)′)の411報をもつ111す御伯−= 3
200が供給された場合の各入出力ボートの接続の仕方
は以−1・のようになる。
1. t)′)の411報をもつ111す御伯−= 3
200が供給された場合の各入出力ボートの接続の仕方
は以−1・のようになる。
出力ボート2l−0(WOが供給されるポート)および
出カポ−1−21−1(Wlが供給されるポート)は、
Wo=W、 =Oに対応してともに入力ポート20−0
に接続され、出力ボート2l−2(W2が供給されるポ
ート)はV1’2 = 1に対応して入力ボート20−
1に接続され、出力ボート2l−3(Wsが供給される
ポート)は〜■3−2に対応して入力ボート20−2に
接続される。
出カポ−1−21−1(Wlが供給されるポート)は、
Wo=W、 =Oに対応してともに入力ポート20−0
に接続され、出力ボート2l−2(W2が供給されるポ
ート)はV1’2 = 1に対応して入力ボート20−
1に接続され、出力ボート2l−3(Wsが供給される
ポート)は〜■3−2に対応して入力ボート20−2に
接続される。
次に、拡張変換制御回路3は第5図に示すように、前記
マスクデータ読出しバス130oに接続される4ピツ)
(nビ、l)のマスクレジスタ31、加算器321とレ
ジスタ322とを含む積算回路32、エンコーダ33、
および4個(n個)の加算器34−0〜34−3とレジ
スタ341とを含む加算回路34を有している。
マスクデータ読出しバス130oに接続される4ピツ)
(nビ、l)のマスクレジスタ31、加算器321とレ
ジスタ322とを含む積算回路32、エンコーダ33、
および4個(n個)の加算器34−0〜34−3とレジ
スタ341とを含む加算回路34を有している。
このマスクレジスタ31の出力は、′P;″込可否信号
3000として並列ベクトルレジスタ部1に供給され、
各リザルトベクトルレジスタ几5L−0〜几5L−3に
対するデータの書込可否を決定する。
3000として並列ベクトルレジスタ部1に供給され、
各リザルトベクトルレジスタ几5L−0〜几5L−3に
対するデータの書込可否を決定する。
マタ、エンコーダ33はマスクレジスフ3]4)出力と
、積算回路32の積算値Xとを入力して読出しアドレス
歩進制御信号3100を生成し、これを並列ベクトルレ
ジスタ部に供給して、オペランドベクトルレジスタ0P
R−0〜opR−3の各読出しアドレスの歩進を制御す
る。
、積算回路32の積算値Xとを入力して読出しアドレス
歩進制御信号3100を生成し、これを並列ベクトルレ
ジスタ部に供給して、オペランドベクトルレジスタ0P
R−0〜opR−3の各読出しアドレスの歩進を制御す
る。
さらに、2j’(’j9回路34の4個(n個)の加算
器34−0〜34−3の出力は、前記アライン回路接わ
t制御id’11信号3200の各2ビツトの情報W。
器34−0〜34−3の出力は、前記アライン回路接わ
t制御id’11信号3200の各2ビツトの情報W。
−W3 としてアライン回路2に供給される。
さて、本実施例の動作は下記の通りである。
最初に並列ベクトルレジスタe++ 1の各レジスタは
次のように初期設定されるものとする。
次のように初期設定されるものとする。
すなわち、各マスクデータレジスタM S K = Q
〜MSI(L−3には特定のマスクデータの値が設定さ
れるが、この1一番は例えはマスクデータの値が第1図
に示すように10110100・・・・・・の場合には
、マスクデータレジスタMSK−Qの一發初のアドレス
にマスクデータの最初のII 、 IIが設定され、次
のマスクデータの1′0″はマスクデータレジスタM8
に−1のJ1λ初のアドレスKfE>定され、以下同様
にして、マスクデータレジスタMSK−3の最初のアド
レスには4番目のマスクデータの1”が設定され、かく
してレジスタ部1の各マスクデータレジスタM S N
−0−M 8 K −3の最初のアドレスには、第3
図に示すように、1011のマスクデータが設定され、
同様にして、次のアドレスには0100が設定され、以
下同様にしてマスクデータが各マスクデータレジスタM
SK−Q〜M S K −3に設定される。
〜MSI(L−3には特定のマスクデータの値が設定さ
れるが、この1一番は例えはマスクデータの値が第1図
に示すように10110100・・・・・・の場合には
、マスクデータレジスタMSK−Qの一發初のアドレス
にマスクデータの最初のII 、 IIが設定され、次
のマスクデータの1′0″はマスクデータレジスタM8
に−1のJ1λ初のアドレスKfE>定され、以下同様
にして、マスクデータレジスタMSK−3の最初のアド
レスには4番目のマスクデータの1”が設定され、かく
してレジスタ部1の各マスクデータレジスタM S N
−0−M 8 K −3の最初のアドレスには、第3
図に示すように、1011のマスクデータが設定され、
同様にして、次のアドレスには0100が設定され、以
下同様にしてマスクデータが各マスクデータレジスタM
SK−Q〜M S K −3に設定される。
次に、オペランドベクトルの各エレメントを第1図に示
すようにA。、4 、A2・・・・・・とすると、これ
らのベクトルエレメントは、第3図に示すように、オペ
ランドベクトルレジスタ0PR−0の最初のアドレスに
A。が設定され、次のベクトルエレメントAIはオペラ
ンドベクトルレジスタ01)几−1の最初のアドレスに
設定され、以−ト同4Mにして、オペランドベクトルレ
ジスタOP几−3の最初のアドレスにはベクトルエレメ
ントA3が設定され、かくしてレジスタ部1の各オペラ
ンドベクトルレジスタ0PR−Q〜OP几−3の最初の
アドレスにはベクトルニレメン)A。、 A、 、 A
、 、 A、がそれぞれ設定される。同様にしてオペラ
ンドベクトルレジスタOP几−〇〜0PR−3の次のア
ドレスにはベクトルニレメン) A4 、 As 、
As 、 A、? がそれぞれ設定され、以下同様にし
てすべてのオペランドベクトルのベクトルエレメントが
各オペランドベクトルレジスタOP几−〇〜0PI(、
−3にllltI番に設定される(拡張変換の場合には
一般にオペランドベクトルのベクトルエレメントの数は
すべてのオペランドベクトルレジスタOF几−〇〜0P
IL−3の数よりも少ない。従って必らずしもすべての
アドレスのオペランドベクトルレジスタ0PR−0〜0
PI(、−3が初期設定される必要はない)。
すようにA。、4 、A2・・・・・・とすると、これ
らのベクトルエレメントは、第3図に示すように、オペ
ランドベクトルレジスタ0PR−0の最初のアドレスに
A。が設定され、次のベクトルエレメントAIはオペラ
ンドベクトルレジスタ01)几−1の最初のアドレスに
設定され、以−ト同4Mにして、オペランドベクトルレ
ジスタOP几−3の最初のアドレスにはベクトルエレメ
ントA3が設定され、かくしてレジスタ部1の各オペラ
ンドベクトルレジスタ0PR−Q〜OP几−3の最初の
アドレスにはベクトルニレメン)A。、 A、 、 A
、 、 A、がそれぞれ設定される。同様にしてオペラ
ンドベクトルレジスタOP几−〇〜0PR−3の次のア
ドレスにはベクトルニレメン) A4 、 As 、
As 、 A、? がそれぞれ設定され、以下同様にし
てすべてのオペランドベクトルのベクトルエレメントが
各オペランドベクトルレジスタOP几−〇〜0PI(、
−3にllltI番に設定される(拡張変換の場合には
一般にオペランドベクトルのベクトルエレメントの数は
すべてのオペランドベクトルレジスタOF几−〇〜0P
IL−3の数よりも少ない。従って必らずしもすべての
アドレスのオペランドベクトルレジスタ0PR−0〜0
PI(、−3が初期設定される必要はない)。
次に、リザルトベクトルレジスタItSL−0〜几5L
−3に設定される初期値をB。、13□、B2・・・・
・・Bit とすると、これらはオペランドベクトルの
各エレメントAo、 A、 、 A2・・・・・・がメ
ベランドベクトルレジスタOP几−〇〜0PR−3に設
定されたのと同様な順序で各リザルトベクトルレジスタ
几SL−〇〜11,5L−3 に設定される(第3図の
リザルトベクトルレジスタR8L−0〜R8L−3には
以上に述べた初期値ではなく、後述の拡張変換後の各ベ
クトルエレメントが示されている)。
−3に設定される初期値をB。、13□、B2・・・・
・・Bit とすると、これらはオペランドベクトルの
各エレメントAo、 A、 、 A2・・・・・・がメ
ベランドベクトルレジスタOP几−〇〜0PR−3に設
定されたのと同様な順序で各リザルトベクトルレジスタ
几SL−〇〜11,5L−3 に設定される(第3図の
リザルトベクトルレジスタR8L−0〜R8L−3には
以上に述べた初期値ではなく、後述の拡張変換後の各ベ
クトルエレメントが示されている)。
前述したように、0エレメントを除いて圧縮変換したベ
クトルを、拡張変換により復元する場合には、これらの
初期値B。+ Bl + B21・・・・・・Bkはず
べてOエレメントを設定する。
クトルを、拡張変換により復元する場合には、これらの
初期値B。+ Bl + B21・・・・・・Bkはず
べてOエレメントを設定する。
さて、以上の初期設定状態よシ拡張変換が開始されるが
、この拡張変換の第0サイクルにおいてレジスタ部1の
マスクデータレジスタMSI(−0〜M8に−3の最初
のアドレスに格納されているマスクデータ1011が並
列に読出されマスクデータ読出しバス1300を介して
制御回路3のマスクレジスタ31に格納され、また各オ
ペランドベクトルレジスタ0PR−0〜0PR−3の最
初のアドレスに格納されているオペランドベクトルの各
エレメント人。、 A、 、 A、 、 A3 は読出
され、読出しデータバス1000を介してアライン回路
2の各入カポ−)20−0〜20−3に出力される。
、この拡張変換の第0サイクルにおいてレジスタ部1の
マスクデータレジスタMSI(−0〜M8に−3の最初
のアドレスに格納されているマスクデータ1011が並
列に読出されマスクデータ読出しバス1300を介して
制御回路3のマスクレジスタ31に格納され、また各オ
ペランドベクトルレジスタ0PR−0〜0PR−3の最
初のアドレスに格納されているオペランドベクトルの各
エレメント人。、 A、 、 A、 、 A3 は読出
され、読出しデータバス1000を介してアライン回路
2の各入カポ−)20−0〜20−3に出力される。
さて、マスクレジスタ31に格納されたマスクデータに
よシ、積算回路34はアライン回路接続制御信号320
0を生成し、これをアライン回路2に供給してアライン
回路2の各入力ボート20−0〜20−3と各出力ボー
ト21−0〜21−3との間の接続を制御するが、これ
は以下のように行なわれる。
よシ、積算回路34はアライン回路接続制御信号320
0を生成し、これをアライン回路2に供給してアライン
回路2の各入力ボート20−0〜20−3と各出力ボー
ト21−0〜21−3との間の接続を制御するが、これ
は以下のように行なわれる。
積算回jI′1534は、第5図に示すような4個(n
個)の加初、器34−0〜34−3と、レジスタ341
から構成されているが、これらの各加算器およびレジス
タは本実施例においてはn = 4に対応してすべて2
ビツトのデータを取扱うように構成され、加算でオーバ
フローした部分は無視される。また、レジスタ341に
は初期値として”’ 11 ”が設定されている。
個)の加初、器34−0〜34−3と、レジスタ341
から構成されているが、これらの各加算器およびレジス
タは本実施例においてはn = 4に対応してすべて2
ビツトのデータを取扱うように構成され、加算でオーバ
フローした部分は無視される。また、レジスタ341に
は初期値として”’ 11 ”が設定されている。
この結果、マスクレジスタ31に前述のようなマスクデ
ータ1011が格納されると、加り、器34−〇の出力
Woは” 11 ”十” 1 ”=0で0になり、加算
器34−](7)出力vy、は”11 ”十”1 ”+
”0”=0でOになり、加算器34−2の出力W、は°
’11”+II 171 + tL O$7 + II
1”=1で1になシ、加算器34−3の出力W3は”
11 ”十”’1”+It Q 17 +tt III
十It 、 IT =2にな−って、結局アライン回
路接続制御信号3200は、その制御情報W。−W3と
して、O,0,1,2をアライン回路2に供給すること
になる。
ータ1011が格納されると、加り、器34−〇の出力
Woは” 11 ”十” 1 ”=0で0になり、加算
器34−](7)出力vy、は”11 ”十”1 ”+
”0”=0でOになり、加算器34−2の出力W、は°
’11”+II 171 + tL O$7 + II
1”=1で1になシ、加算器34−3の出力W3は”
11 ”十”’1”+It Q 17 +tt III
十It 、 IT =2にな−って、結局アライン回
路接続制御信号3200は、その制御情報W。−W3と
して、O,0,1,2をアライン回路2に供給すること
になる。
この結果、アライン回路2の各入力ボート2〇−〇〜2
0−3と各出力ボート21−0〜21−3とは、前述し
たように接続され、結局用カポ−)21−0〜21−3
に接続された書込みデータバス200oには、ベクトル
エレメントA。、 Ao、 A、 、 A2 のデータ
が出力される。
0−3と各出力ボート21−0〜21−3とは、前述し
たように接続され、結局用カポ−)21−0〜21−3
に接続された書込みデータバス200oには、ベクトル
エレメントA。、 Ao、 A、 、 A2 のデータ
が出力される。
さて、レジスタ部1にはマスクレジスタ31の各出力が
書込可否信号3000として供給され、レジスタ部1に
あるリザルトベクトルレジスタR8L−O−R8L−3
に対する書込みを制御している。
書込可否信号3000として供給され、レジスタ部1に
あるリザルトベクトルレジスタR8L−O−R8L−3
に対する書込みを制御している。
すなわち、マスクデータ“1”は書込みを許可し、マス
クデータ″0”は書込みを禁止する。
クデータ″0”は書込みを禁止する。
ベクトルレジスタ部1の各リザルトベクトルレジスタ几
8L−0−几5L−3の最初のアドレスにおいては、書
込可否信号3000として1011が供給される結果、
リザルトベクトルレジスタR8L−Q。
8L−0−几5L−3の最初のアドレスにおいては、書
込可否信号3000として1011が供給される結果、
リザルトベクトルレジスタR8L−Q。
I’uSL−2,R,5L−3カVJ°込みをi’r
T3J サレ、ILSL−1が1″(込みを貼止され、
結局各すザルトベクトルレジスタR8L−0〜I?l、
81.−3の最初のアドレスには第3図に示すようにA
。、 B、 、 A、 、 A、が格納されることにな
る。
T3J サレ、ILSL−1が1″(込みを貼止され、
結局各すザルトベクトルレジスタR8L−0〜I?l、
81.−3の最初のアドレスには第3図に示すようにA
。、 B、 、 A、 、 A、が格納されることにな
る。
さて、これがすむと制御回路3の中に含まれるエンコー
ダ33の出力であるn’l”e出しアドレス歩進制御信
号3100がベクトルレジスタ部1に供給され、各オペ
ランドベクトルレジスタ0PR−0〜0PI(、−3の
読出しアドレスの歩進の制御が行なわれる。
ダ33の出力であるn’l”e出しアドレス歩進制御信
号3100がベクトルレジスタ部1に供給され、各オペ
ランドベクトルレジスタ0PR−0〜0PI(、−3の
読出しアドレスの歩進の制御が行なわれる。
すなわち、各オペランドベクトルレジスタOP R。
−〇〜OP R,−3の読出しアドレスに対して読出し
アドレスか進制御信号3100がII 111または0
″とし−C供紹される。1111Iを供給されたオペラ
ンドベクトルレジスタOP I’l、のH1出しアドレ
スは1つだけ歩進さね、次のルT1出しサイクルでは次
のアドレスの内容が読み出されるこ、Jl:VCなるが
II OI+を供給されたオペランドベクトルレジス
タOPRは胱出しアドレスの歩進が行なわれず、次の読
出しサイクルでは前と同じアドレスの内容が読み出され
ることになる。
アドレスか進制御信号3100がII 111または0
″とし−C供紹される。1111Iを供給されたオペラ
ンドベクトルレジスタOP I’l、のH1出しアドレ
スは1つだけ歩進さね、次のルT1出しサイクルでは次
のアドレスの内容が読み出されるこ、Jl:VCなるが
II OI+を供給されたオペランドベクトルレジス
タOPRは胱出しアドレスの歩進が行なわれず、次の読
出しサイクルでは前と同じアドレスの内容が読み出され
ることになる。
さて、この読出しアドレス歩進制御信号3100は、積
算回路32とエンコーダ33とにより、マスクレジスタ
31に格納されたマスクデータよシリ下のようにして生
成される、 第6図にエンコーダ31の一回路例を示す。この回路の
シフタには、加??−器321とレジスタ322で構成
される積算回路32によりマスクレジスタ31に格納さ
れたマスクデータのII 1#lの数が積算された積算
値Xが供給され、その値だけ廻転シフトされる。この結
果、このマスクデータのイ直trio、 ml、 rn
2 、 m3とエンコーダ出力の読出しアドレス歩進制
御信号3100の各成分a。、al。
算回路32とエンコーダ33とにより、マスクレジスタ
31に格納されたマスクデータよシリ下のようにして生
成される、 第6図にエンコーダ31の一回路例を示す。この回路の
シフタには、加??−器321とレジスタ322で構成
される積算回路32によりマスクレジスタ31に格納さ
れたマスクデータのII 1#lの数が積算された積算
値Xが供給され、その値だけ廻転シフトされる。この結
果、このマスクデータのイ直trio、 ml、 rn
2 、 m3とエンコーダ出力の読出しアドレス歩進制
御信号3100の各成分a。、al。
al t a3と積算値Xとの関係は第7図のようにな
る。
る。
すなわち、まず、マスクデータm。〜IT+5の中にあ
る1”の数に等しいだけの数の′1″がa。〜a3の下
位の桁から設定され、Xが0でない場合には、こうして
設定され/ヒ値がXの数だけ右回転シフト(ライトロー
テート)されて出力の読出しアドレス歩進側(a1個号
3100の各成分a。−a、を生成する。
る1”の数に等しいだけの数の′1″がa。〜a3の下
位の桁から設定され、Xが0でない場合には、こうして
設定され/ヒ値がXの数だけ右回転シフト(ライトロー
テート)されて出力の読出しアドレス歩進側(a1個号
3100の各成分a。−a、を生成する。
積算値Xを格納するレジスタ322は初期値として0が
格納されるだめ、最初のマスクデータ1011に対する
読出しアドレス歩進制御信郵3100の各成分a。−a
3は1110となり、この結果、レジスタ部1のオペラ
ンドベク)・ルレジスタUP几−〇、 0PR−1,□
Pit−2のアドレスは歩進され1次のアドレスに進む
が、オペランドベクトルレジスタ0I)R−3について
はアドレスの歩進が行なわれず、次の読11L−!;−
イクルでは同じアドレスから読出されることになる。
格納されるだめ、最初のマスクデータ1011に対する
読出しアドレス歩進制御信郵3100の各成分a。−a
3は1110となり、この結果、レジスタ部1のオペラ
ンドベク)・ルレジスタUP几−〇、 0PR−1,□
Pit−2のアドレスは歩進され1次のアドレスに進む
が、オペランドベクトルレジスタ0I)R−3について
はアドレスの歩進が行なわれず、次の読11L−!;−
イクルでは同じアドレスから読出されることになる。
以上の歩進により、’rA’zOザイクルに訃いてリザ
ルトベクトルレジスタ1L8L−0〜1tsL−3のi
& 初のアドレスに拡張変換により有効に移送されだベ
クトルエレメントを格納しているオペランドベクトルレ
ジスタOP li、のルc出しアドレスだけが歩進され
、次の順番のエレメントの#jQ出し準備ができたこと
になる。
ルトベクトルレジスタ1L8L−0〜1tsL−3のi
& 初のアドレスに拡張変換により有効に移送されだベ
クトルエレメントを格納しているオペランドベクトルレ
ジスタOP li、のルc出しアドレスだけが歩進され
、次の順番のエレメントの#jQ出し準備ができたこと
になる。
さて、次の第1サイクルの動作は以下のようになる。
・レジスタ部1の各マスクデータレジスタ1〜4.8
K −0〜MSK−3のアドレスはlだけ歩進されて、
次のアドレスからマスクデータ0100が読与出式れ制
御回路3のマスクレジスタ31に格納される。
K −0〜MSK−3のアドレスはlだけ歩進されて、
次のアドレスからマスクデータ0100が読与出式れ制
御回路3のマスクレジスタ31に格納される。
サタ、各オペランドベクトルレジスタ0PR−0〜6P
几−3は新ら1−〈歩進されたアドレスから読み出され
たオペランドベクトルの名エレメントがアライン回路2
の入カポ−)20−0〜20−3に出力されるが、前述
の胱出しアドレスの歩進により、こわらのエレメントは
A、、 、 A、 、 A6. A、、である。
几−3は新ら1−〈歩進されたアドレスから読み出され
たオペランドベクトルの名エレメントがアライン回路2
の入カポ−)20−0〜20−3に出力されるが、前述
の胱出しアドレスの歩進により、こわらのエレメントは
A、、 、 A、 、 A6. A、、である。
次に、アライン回路接続制御信号3200の各成分W。
−W3は、レジスタ341の611回の積算値が2で、
かつマスクデータのf直が0100であるノこめその出
力W。−W、け2333となり、+i、−Ejアライン
回路2の出カポ−)21−0〜21−3にはそれそ゛れ
A、 、 A3. A3・ん力;出ツJする。
かつマスクデータのf直が0100であるノこめその出
力W。−W、け2333となり、+i、−Ejアライン
回路2の出カポ−)21−0〜21−3にはそれそ゛れ
A、 、 A3. A3・ん力;出ツJする。
一方、マスクレジスタ31の出力による書込可否信号3
000の出力0100によシ、リザルトベクトルレジス
タILsL−0〜几5L−3の次の書込アドレスにおい
ては、リザルトベクトルレジスタ几5L−1だけが書込
みを許可され、従って、B4 r A! *Bo、B、
が棺珀されることになる。
000の出力0100によシ、リザルトベクトルレジス
タILsL−0〜几5L−3の次の書込アドレスにおい
ては、リザルトベクトルレジスタ几5L−1だけが書込
みを許可され、従って、B4 r A! *Bo、B、
が棺珀されることになる。
また、このときの読出しアドレス歩進制御信号3100
は、mo−In、、が0100で、ff13’を値Xが
3になる結果、第7図より0001とかり、拡張変換に
より実際に移送されたA3を格納していたオペランドベ
クトルレジスタ0 、I) 1.1、−3だりが次のア
ドレスに正しく歩進されることになる。
は、mo−In、、が0100で、ff13’を値Xが
3になる結果、第7図より0001とかり、拡張変換に
より実際に移送されたA3を格納していたオペランドベ
クトルレジスタ0 、I) 1.1、−3だりが次のア
ドレスに正しく歩進されることになる。
以上のライフルを次次に紹・り返すことにより、第1図
に示すような拡張変換が正しく行なわれるこをは明らか
である。
に示すような拡張変換が正しく行なわれるこをは明らか
である。
なお、本実施例においては同16に並列に処理するデー
タの数11は4個とし、だが、これは−例にすぎず、本
発Fjl抹j:これに限定されるものではない。
タの数11は4個とし、だが、これは−例にすぎず、本
発Fjl抹j:これに限定されるものではない。
また、拡張変換制御1回路3は第8図に示すように構成
することもできる。
することもできる。
図べおいて、この回路3はマスクレジスタ31と積算回
路36とエンコーダ37とを有し、積算回路36は、さ
らにn = 4に対応する4個の加算器36−0〜36
−3と、レジスタ361とを有し、この各加算器36−
〇〜36−3の出力〜■o″−W3が前述のアライン回
′@接続1till 4’all信号3200として使
用され、またレジスタ361の111力x’it前スボ
のJp算値Xのかわりにエンコーダ37の回転シフトを
制御するのにも使用される。このレジスタ361の初期
値は、前述のレジスタ341表同様K ” 1.1 ’
″に設定され、これによりこの回路36の出力は前述の
アライン回路接続制御信号32 (10と全く同じにな
る。
路36とエンコーダ37とを有し、積算回路36は、さ
らにn = 4に対応する4個の加算器36−0〜36
−3と、レジスタ361とを有し、この各加算器36−
〇〜36−3の出力〜■o″−W3が前述のアライン回
′@接続1till 4’all信号3200として使
用され、またレジスタ361の111力x’it前スボ
のJp算値Xのかわりにエンコーダ37の回転シフトを
制御するのにも使用される。このレジスタ361の初期
値は、前述のレジスタ341表同様K ” 1.1 ’
″に設定され、これによりこの回路36の出力は前述の
アライン回路接続制御信号32 (10と全く同じにな
る。
寸だ、積算値X1のflへ1は、前述の積算値Xの値よ
り常に1だけ小さい(初期値” 11 ” r、ま初期
値” o o ”、シリ1だけ小さいと考えてよい)。
り常に1だけ小さい(初期値” 11 ” r、ま初期
値” o o ”、シリ1だけ小さいと考えてよい)。
従って、エンコーダ37は第6図のエンコーダ33の出
力aOr aI+ a2+ a3 を−回だけ右回転シ
フトして、a3i aOr aIt a2 とならべ替
えたものをオペランドベクトルレジスタOPi’(、−
0〜OP几−3の読出しアドレス歩進制御伯ぢとすれば
前述の場合と全く同様に動作することは明らかである。
力aOr aI+ a2+ a3 を−回だけ右回転シ
フトして、a3i aOr aIt a2 とならべ替
えたものをオペランドベクトルレジスタOPi’(、−
0〜OP几−3の読出しアドレス歩進制御伯ぢとすれば
前述の場合と全く同様に動作することは明らかである。
なお、以上に述べた実施例においては書込可否信号30
00としてifl!j御回路3のマスクレジスタ31を
ブ1したものを用いているがこの〃・わシに、並列ベク
トルレジスタ部■の中でマスクデータレジスタMS!(
−0〜MSN−3のリザルトベクトルレジス几5L−0
〜R8I、−3の、卦込アドレスに対応したそれぞれの
マスクデータを読出して直接用いるようにすることもで
きる。
00としてifl!j御回路3のマスクレジスタ31を
ブ1したものを用いているがこの〃・わシに、並列ベク
トルレジスタ部■の中でマスクデータレジスタMS!(
−0〜MSN−3のリザルトベクトルレジス几5L−0
〜R8I、−3の、卦込アドレスに対応したそれぞれの
マスクデータを読出して直接用いるようにすることもで
きる。
以上のよ・)に本発明を用いると、ベクトルデータの拡
張変換を効率的釦行なうためのアライン回路寂よび並列
ベクトルレジスタ部に供給する制窮1仁号を比較的簡犀
なハードウェアで生成する拡張変換動作回Nをもつベク
トル処理装置キLを提供できる。
張変換を効率的釦行なうためのアライン回路寂よび並列
ベクトルレジスタ部に供給する制窮1仁号を比較的簡犀
なハードウェアで生成する拡張変換動作回Nをもつベク
トル処理装置キLを提供できる。
これにより ph故の0エレメントをかむスパースベク
トルの月二佑!i B’−4免flこよるメモリ烙14
′1後の元スパースベクトルへの復元等の拡張変換動作
を効率よく行なりことができる。
トルの月二佑!i B’−4免flこよるメモリ烙14
′1後の元スパースベクトルへの復元等の拡張変換動作
を効率よく行なりことができる。
第1図はベクトルの拡張変換を説明するための図、第2
図は本発明の一実施例を示すブロック図、第3図は本実
施例の並列ベクトルレジスタ部の詳細を示すブロック図
、第4図は本実施例のアライン回路の詳細を示すブロッ
ク図、第5図は本実施例の拡張変換制御回路の詳+?)
itを示すブロック図、第6図は本実施例のエンコーダ
の[路例ケ示す図、第7図はエンコーダの出力を説明す
る1ζめの図、および第8図は拡張変換制御回路の別の
実施例を示す図である。 図において、 1・・・・・・並列ベクトル1/ジスタ部、2・・・・
・・アライン回路、3・・・・・・拡張変換動作1回路
、20−0〜20−3・・・・・・入力ポート、21−
0〜21−3・・・・・・出力ボート、22・・・・・
・接続畷、31・・・・・マスクレジスタ、32.34
,36・・・・・・積わ:回路、33.37・・・・・
・エンコーダ、34−0〜34−3.36−0〜36−
3゜321・・・・・・加算器、322,341,36
1・・・・・・レジスタ、VE−Q〜V P; −3:
’−・・・・ベクトルレジスタ部、MSK−0〜MSN
−3・・・・・・マスクデータレジスタ、0PFL−O
〜0PR−3・・・・・・オペランドベクトルレジスタ
、11,5L−0〜R8L−3・旧・・リザルトベクト
ルレジスタ、1000・・・・・・読出り、データバス
、1300・・・・・・マスクデークWjt出しバス、
2000・・・・・・書込データバス、3000・・・
・・・裏込可否信号、3100・・・・・・にブを出し
アドレス婁: ;llj fcll 1ii(1イ、1
′弓、3200・・・・・・アライン回L16接続制イ
σII イ4 ’J’j’ a第 l 国 Y=OX:/ X=2 ”!=3 mamHm、/n3 aa”r’2aJ(la(Lr(
12(23(14(lraz(13(Za(lrOz’
(isoo 00 000θ θθθ θ θ Oθθ
Oθθθθ Oθ / Jooo 0100 001
0 600/第 7 逍
図は本発明の一実施例を示すブロック図、第3図は本実
施例の並列ベクトルレジスタ部の詳細を示すブロック図
、第4図は本実施例のアライン回路の詳細を示すブロッ
ク図、第5図は本実施例の拡張変換制御回路の詳+?)
itを示すブロック図、第6図は本実施例のエンコーダ
の[路例ケ示す図、第7図はエンコーダの出力を説明す
る1ζめの図、および第8図は拡張変換制御回路の別の
実施例を示す図である。 図において、 1・・・・・・並列ベクトル1/ジスタ部、2・・・・
・・アライン回路、3・・・・・・拡張変換動作1回路
、20−0〜20−3・・・・・・入力ポート、21−
0〜21−3・・・・・・出力ボート、22・・・・・
・接続畷、31・・・・・マスクレジスタ、32.34
,36・・・・・・積わ:回路、33.37・・・・・
・エンコーダ、34−0〜34−3.36−0〜36−
3゜321・・・・・・加算器、322,341,36
1・・・・・・レジスタ、VE−Q〜V P; −3:
’−・・・・ベクトルレジスタ部、MSK−0〜MSN
−3・・・・・・マスクデータレジスタ、0PFL−O
〜0PR−3・・・・・・オペランドベクトルレジスタ
、11,5L−0〜R8L−3・旧・・リザルトベクト
ルレジスタ、1000・・・・・・読出り、データバス
、1300・・・・・・マスクデークWjt出しバス、
2000・・・・・・書込データバス、3000・・・
・・・裏込可否信号、3100・・・・・・にブを出し
アドレス婁: ;llj fcll 1ii(1イ、1
′弓、3200・・・・・・アライン回L16接続制イ
σII イ4 ’J’j’ a第 l 国 Y=OX:/ X=2 ”!=3 mamHm、/n3 aa”r’2aJ(la(Lr(
12(23(14(lraz(13(Za(lrOz’
(isoo 00 000θ θθθ θ θ Oθθ
Oθθθθ Oθ / Jooo 0100 001
0 600/第 7 逍
Claims (1)
- 【特許請求の範囲】 1サイクル中に同一ベクトルに属するn個(nは1より
大なる整数)のベクトルエレメントを読出し得るように
したオペランドベクトルレジスタ手段と、 1サイクル中に同一ベクトルに属するn個のベクトルエ
レメントを■込み得るようにしたリザルトベクトルレジ
スタ手段と、 前記各レジスタ手段の各要素に対応して設けられ1サイ
クル中にn個のマス〉エレメントを読出しイ(Iるよう
にしたマスクデータレジスタ手段と、前記オペランドベ
クトルレジスタ手段から読出されたn個のベクトルエレ
メントに対応して設けられたn個の読出しデータバス手
段と、前記リザルトベクトルレジスタ手段に〒を込まれ
るn個のベクトルエレメントに対応して設けられたn個
の書込みデータバス手段と、前記n個の読出しデータバ
ス手段のそれぞれを前記n個の書込みデータバス手段に
選択的に接続するアライン回路手段と、 読出されたマスクエレメントの1″の数を積算し前記ア
ライン回路手段への接続制御信号を生成する積算回路手
段と、 読出されたマスクエレメントのパ1”の数の積算値と読
出されたn個のマスクエレメントとよシ前記オペランド
ベクトルレジスタ手段に対する読出しアドレス歩進制御
信号を生成するエンコーダ手段とを含み、 ベクトルの拡張変換を行なうようにしたことを特徴とす
るベクトル処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17962483A JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17962483A JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6072071A true JPS6072071A (ja) | 1985-04-24 |
JPH0310138B2 JPH0310138B2 (ja) | 1991-02-13 |
Family
ID=16069016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17962483A Granted JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6072071A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62226275A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | ベクトル処理装置 |
JP2014182802A (ja) * | 2013-03-15 | 2014-09-29 | Intel Corp | 演算マスクのマスクされていない要素をコンソリデートするプロセッサ、方法、システム、及び命令 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1983
- 1983-09-28 JP JP17962483A patent/JPS6072071A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62226275A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | ベクトル処理装置 |
JPH0434191B2 (ja) * | 1986-03-28 | 1992-06-05 | Hitachi Seisakusho Kk | |
JP2014182802A (ja) * | 2013-03-15 | 2014-09-29 | Intel Corp | 演算マスクのマスクされていない要素をコンソリデートするプロセッサ、方法、システム、及び命令 |
US9411593B2 (en) | 2013-03-15 | 2016-08-09 | Intel Corporation | Processors, methods, systems, and instructions to consolidate unmasked elements of operation masks |
Also Published As
Publication number | Publication date |
---|---|
JPH0310138B2 (ja) | 1991-02-13 |
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