JPS6072071A - ベクトル処理装置 - Google Patents
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- JPS6072071A JPS6072071A JP17962483A JP17962483A JPS6072071A JP S6072071 A JPS6072071 A JP S6072071A JP 17962483 A JP17962483 A JP 17962483A JP 17962483 A JP17962483 A JP 17962483A JP S6072071 A JPS6072071 A JP S6072071A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１サイクル中に四重ベクトルに属するｎ個（
ｎは１よｐ大なる整数）のベクトルエレメントを読出し
得るとともに１サイクル中に同一ベクトルに属するｎ個
のベクトルエレメントを書込み得るようにしたベクトル
レジスタを有するベクトル処理装置において、ベクトル
エレメントの拡張変換を効率的に行ない得るようにした
ベクトル処理装置に関するものである。
ｎは１よｐ大なる整数）のベクトルエレメントを読出し
得るとともに１サイクル中に同一ベクトルに属するｎ個
のベクトルエレメントを書込み得るようにしたベクトル
レジスタを有するベクトル処理装置において、ベクトル
エレメントの拡張変換を効率的に行ない得るようにした
ベクトル処理装置に関するものである。
ベクトルの拡張変換とは以下に説明するような処理を行
なう。第１図は、このベクトルの拡張変換を説明するた
めの図である。
なう。第１図は、このベクトルの拡張変換を説明するた
めの図である。
ｋ個のマスクエレメントを格納できるマスクデータレジ
スタＭＳＫと、各マスクエレメントに対応して同一ベク
トルのに個までのエレメントを格納できるオペランドベ
クトルレジスタ０１）几と同じく各マスクエレメントに
対応して同一ベクトルの１（個のエレメントを格納でき
るリザルトベクトルレジスタ１１． Ｓ Ｌとがあシ、
このマスクレジスタＭＳＫとオペランドベクトルレジス
タＯＰＲには第１図に示すようなエレメントがそれぞれ
格納されているとする。
スタＭＳＫと、各マスクエレメントに対応して同一ベク
トルのに個までのエレメントを格納できるオペランドベ
クトルレジスタ０１）几と同じく各マスクエレメントに
対応して同一ベクトルの１（個のエレメントを格納でき
るリザルトベクトルレジスタ１１． Ｓ Ｌとがあシ、
このマスクレジスタＭＳＫとオペランドベクトルレジス
タＯＰＲには第１図に示すようなエレメントがそれぞれ
格納されているとする。
拡張変換とは、このような状態から、マスクデータレジ
スタＭ Ｓ Ｋに′１″が格納されているのに対応する
リザルトベクトルレジスタ几８Ｌの格納位置に１オペラ
ンドベクトルレジスタＯＰＲに格納されているベクトル
の各エレメントをその順序を乱さずに順番に格納してゆ
くことである。
スタＭ Ｓ Ｋに′１″が格納されているのに対応する
リザルトベクトルレジスタ几８Ｌの格納位置に１オペラ
ンドベクトルレジスタＯＰＲに格納されているベクトル
の各エレメントをその順序を乱さずに順番に格納してゆ
くことである。
従って、マスクデータレジスタＭ８ＫにＩｔ ＯＩＴが
格納されているのに対応するリザルトベクトルレシスタ
Ｒ８Ｌの格納位置には、前からこのレジスタＲ８Ｌに格
納されているベクトルエレメントがそのまま残されるこ
とになる。
格納されているのに対応するリザルトベクトルレシスタ
Ｒ８Ｌの格納位置には、前からこのレジスタＲ８Ｌに格
納されているベクトルエレメントがそのまま残されるこ
とになる。
この拡張変換に対する逆変換として圧縮変換があるが、
これは、マスクデータレジスタＭＳＫＫ゛１”が格納さ
れているのに対応するオペランドベクトルレジスタＯＰ
Ｒの格納位置に格納されているベクトルの各エレメント
だけを取シ出すことによシベクトルを圧縮し、このベク
トルエレメントをその順序を乱さないようにして順番に
リザルトベクトルレジスタＲ８Ｌに格納することである
。
これは、マスクデータレジスタＭＳＫＫ゛１”が格納さ
れているのに対応するオペランドベクトルレジスタＯＰ
Ｒの格納位置に格納されているベクトルの各エレメント
だけを取シ出すことによシベクトルを圧縮し、このベク
トルエレメントをその順序を乱さないようにして順番に
リザルトベクトルレジスタＲ８Ｌに格納することである
。
例えば、Ｏのエレメントを多く含むようなベクトルはこ
の圧縮変換によって０のエレメントを除いて圧縮し、こ
の圧縮変換に使用したマスクデータレジスタＭＳＫのマ
スクエレメントと共に、この圧縮した形でメモリに格納
することによって、その格納すべきメモリ領域を大幅に
節減することができる。
の圧縮変換によって０のエレメントを除いて圧縮し、こ
の圧縮変換に使用したマスクデータレジスタＭＳＫのマ
スクエレメントと共に、この圧縮した形でメモリに格納
することによって、その格納すべきメモリ領域を大幅に
節減することができる。
これを磨製に応じてもとのベクトルに復元する場合には
、まず、メモリに格納されているマスクエレメントを読
出しマスクデータレジスタＭ Ｓ Ｎに格納し、それと
ともに圧縮されたベクトルエレメントをそのままオペラ
ンドベクトルレジスタＯＰ Ｒに順番にＷｋ出し格納し
、またリザルトベクトルレジスタＲ８Ｌはすべて０に初
期設定して、しかる後に上述の拡張変換を行なうことに
よシ、リザルトベクトルレジスタＩ１． Ｓ ＬＶＣ復
元されたベクトルをイ４することかできる。
、まず、メモリに格納されているマスクエレメントを読
出しマスクデータレジスタＭ Ｓ Ｎに格納し、それと
ともに圧縮されたベクトルエレメントをそのままオペラ
ンドベクトルレジスタＯＰ Ｒに順番にＷｋ出し格納し
、またリザルトベクトルレジスタＲ８Ｌはすべて０に初
期設定して、しかる後に上述の拡張変換を行なうことに
よシ、リザルトベクトルレジスタＩ１． Ｓ ＬＶＣ復
元されたベクトルをイ４することかできる。
しかしながら、従来のべりトル処即装置においては、オ
ペランドベクトルレジスタＯＰＲからベクトルエレメン
トを読出して処理する場合に、一般に、各エレメントが
シリアルに１個ずつ読出され、また、リザルトベクトル
レジスタＲ８ＬＫ書込む場合にも各エレメントがシリア
ルに１個ずつ書込まれている。このような形式のベクト
ル処理装置においては、ベクトルの拡張変換を行なうこ
とは比較的簡単である。しかし、高速処理を行なう場合
には複数個のベクトルエレメントを同時にパラレルに処
理することが望ましいが、そうすると制御が複雑になる
という欠点が生ずる。
ペランドベクトルレジスタＯＰＲからベクトルエレメン
トを読出して処理する場合に、一般に、各エレメントが
シリアルに１個ずつ読出され、また、リザルトベクトル
レジスタＲ８ＬＫ書込む場合にも各エレメントがシリア
ルに１個ずつ書込まれている。このような形式のベクト
ル処理装置においては、ベクトルの拡張変換を行なうこ
とは比較的簡単である。しかし、高速処理を行なう場合
には複数個のベクトルエレメントを同時にパラレルに処
理することが望ましいが、そうすると制御が複雑になる
という欠点が生ずる。
本発明の目的は、比較的簡単な制御回路を用いでベクト
ルの拡張変換を並列に高速に処理するベクトル処理装置
を提供することにある。
ルの拡張変換を並列に高速に処理するベクトル処理装置
を提供することにある。
本発明の装置、は、１サイクル中に同一ベクトルに属す
るｎ個（ｎはｌよシ大なる整数）のベクトルエレメント
を読出し得るようにしたオペランドベクトルレジスタ手
段と、ｌサイクル中に同一ベクトルＫＭするｎ個のベク
トルエレメントを書込み得るようにしたリザルトベクト
ルレジスタ手段と、前記各レジスタ手段の各要素に対応
して設けられ１サイクル中にｎ個のマスクエレメントを
読出し得るようにしたマスクデータレジスタ手段と、前
記オペランドベクトルレジスタ手段から読出されたｎ個
のベクトルエレメントに対応して設けられたｎ個の読出
しデータバス手段と、前記リザルトベクトルレジスタ手
段に■込まれるｎ個のベクトルエレメントに対応して設
りられたｎ個の居込みデータバス手段と、前記ｎ個の、
恍出しデータバス手段のそれぞれを前記ｎ個の１１！込
みデータバス手段に選択的に接続するアライン回路手段
と、読出されたマスクエレメントのＩＩ ｌｌｌ０数を
積算しｊＹｊ記アライン回路手段への接続制御信号を生
成する積３７回路手段と、読出されたマスクエレメント
の１″の数の積♂９帥と；ｊｌ」−出された１１個のマ
スクエレメントとよシ前記オペランドベクトルレジスタ
手段に対する読出しアドレス歩進制御信号を生成するエ
ンコーダ手段とを含み、これによりベクトルの拡張変換
を行なう。
るｎ個（ｎはｌよシ大なる整数）のベクトルエレメント
を読出し得るようにしたオペランドベクトルレジスタ手
段と、ｌサイクル中に同一ベクトルＫＭするｎ個のベク
トルエレメントを書込み得るようにしたリザルトベクト
ルレジスタ手段と、前記各レジスタ手段の各要素に対応
して設けられ１サイクル中にｎ個のマスクエレメントを
読出し得るようにしたマスクデータレジスタ手段と、前
記オペランドベクトルレジスタ手段から読出されたｎ個
のベクトルエレメントに対応して設けられたｎ個の読出
しデータバス手段と、前記リザルトベクトルレジスタ手
段に■込まれるｎ個のベクトルエレメントに対応して設
りられたｎ個の居込みデータバス手段と、前記ｎ個の、
恍出しデータバス手段のそれぞれを前記ｎ個の１１！込
みデータバス手段に選択的に接続するアライン回路手段
と、読出されたマスクエレメントのＩＩ ｌｌｌ０数を
積算しｊＹｊ記アライン回路手段への接続制御信号を生
成する積３７回路手段と、読出されたマスクエレメント
の１″の数の積♂９帥と；ｊｌ」−出された１１個のマ
スクエレメントとよシ前記オペランドベクトルレジスタ
手段に対する読出しアドレス歩進制御信号を生成するエ
ンコーダ手段とを含み、これによりベクトルの拡張変換
を行なう。
次に図面を参照して本発明の詳細な説明する。
第２図は本発明の一実力ｍ例を示すブロック図である。
本実施例は並列ベクトルレジスタ部１、アライン回路２
、拡張変換制御回ｈｌｊ’ｓ Ｊ 、Ｍｅ、出しデータ
バス１０００．１．１込みデータバス２０００およびマ
スクデータ読出しバス１３００を有している。
、拡張変換制御回ｈｌｊ’ｓ Ｊ 、Ｍｅ、出しデータ
バス１０００．１．１込みデータバス２０００およびマ
スクデータ読出しバス１３００を有している。
並列ベクトルレジスタ部１は、第３図に示すように、本
実施例においては＋１−４として、４個（一般にはｎ個
、（Ｑｌ、ｎは１より大なる整数）の同一構成のベクト
ルレジスタ部ＶＥ−Ｑ〜ＶＢ−３をもち、例えばベクト
ルレジスタ部ＶＢ−Ｑは、マスクデータレジスタＭＳＫ
−０、オペランドベクトルレジスタ０ＰＲ−０およびリ
ザルトベクトルレジスタＲ８Ｌ−０を有している。
実施例においては＋１−４として、４個（一般にはｎ個
、（Ｑｌ、ｎは１より大なる整数）の同一構成のベクト
ルレジスタ部ＶＥ−Ｑ〜ＶＢ−３をもち、例えばベクト
ルレジスタ部ＶＢ−Ｑは、マスクデータレジスタＭＳＫ
−０、オペランドベクトルレジスタ０ＰＲ−０およびリ
ザルトベクトルレジスタＲ８Ｌ−０を有している。
各オペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ−３
から並列に読出された４個（ｎ個）のベクトルエレメン
トは、４個（ｎ個）のベクトルエレメントを並列に転送
する読出しデータバス１０００を介してアライン回路２
に供給され、また、アライン回路２から４個（ｎ（？１
）のベクトルエレメントを彫列釦転送する書込みデータ
バス２０００を介して供給されたベクトルエレメントは
、各リザルトベクトルレジスタＲ８Ｌ−０〜几５Ｌ−３
に並列に書込むことができる。また、各マスクデータレ
ジスタＭＳＫ−０〜ＭＳＫ−３から並列如読出された４
個（ｎ（固）のマスクエレメントはマスクデータ読出し
バス１３００を介して並列に拡張変換制御回路３に供給
される。
から並列に読出された４個（ｎ個）のベクトルエレメン
トは、４個（ｎ個）のベクトルエレメントを並列に転送
する読出しデータバス１０００を介してアライン回路２
に供給され、また、アライン回路２から４個（ｎ（？１
）のベクトルエレメントを彫列釦転送する書込みデータ
バス２０００を介して供給されたベクトルエレメントは
、各リザルトベクトルレジスタＲ８Ｌ−０〜几５Ｌ−３
に並列に書込むことができる。また、各マスクデータレ
ジスタＭＳＫ−０〜ＭＳＫ−３から並列如読出された４
個（ｎ（固）のマスクエレメントはマスクデータ読出し
バス１３００を介して並列に拡張変換制御回路３に供給
される。
ｔた、アライン回路２は、第４図に示すように、前述の
読出しデータバス１０００にイ妾続される４個（ｎ個）
の入カポ−１−２０−０〜２０−３、前述の岩込みデー
タバｙ、２０００に接続さｉする４ （ｌＩ’ｉｌ （
ｎ個）の出力ボート２１−〇〜２１−３およびこれらの
各入出力ボートを１妾絖する接続＋Ｋ１２２ ？ｉ、”
ＦＡ’む。
読出しデータバス１０００にイ妾続される４個（ｎ個）
の入カポ−１−２０−０〜２０−３、前述の岩込みデー
タバｙ、２０００に接続さｉする４ （ｌＩ’ｉｌ （
ｎ個）の出力ボート２１−〇〜２１−３およびこれらの
各入出力ボートを１妾絖する接続＋Ｋ１２２ ？ｉ、”
ＦＡ’む。
さらに、アライン回路２には制御卸回路３からアライン
回路接続制御信号３２００が供給される。これはｎ ＝
４に対応して存在する４個の入力ボート２０−０〜２
０−３を区別して指定するのに必髪な各２ビツトの１ｔ
１報Ｗ。−Ｗ３を各出力ポート２１−０〜２１−３にＦ
ｉ’；ｆ＝４し、これによって各入出力ボート間の接続
の仕方を制御する。
回路接続制御信号３２００が供給される。これはｎ ＝
４に対応して存在する４個の入力ボート２０−０〜２
０−３を区別して指定するのに必髪な各２ビツトの１ｔ
１報Ｗ。−Ｗ３を各出力ポート２１−０〜２１−３にＦ
ｉ’；ｆ＝４し、これによって各入出力ボート間の接続
の仕方を制御する。
例えば、イρ述するような、ＶＪｏ−Ｗ、＝０ （”０
．０″′）。
．０″′）。
Ｗ２＝１ （” ０． ］°’ ）、 Ｗ、−２（”
１． ｔ）′）の４１１報をもつ１１１す御伯−＝ ３
２００が供給された場合の各入出力ボートの接続の仕方
は以−１・のようになる。
１． ｔ）′）の４１１報をもつ１１１す御伯−＝ ３
２００が供給された場合の各入出力ボートの接続の仕方
は以−１・のようになる。
出力ボート２ｌ−０（ＷＯが供給されるポート）および
出カポ−１−２１−１（Ｗｌが供給されるポート）は、
Ｗｏ＝Ｗ、 ＝Ｏに対応してともに入力ポート２０−０
に接続され、出力ボート２ｌ−２（Ｗ２が供給されるポ
ート）はＶ１’２ ＝ １に対応して入力ボート２０−
１に接続され、出力ボート２ｌ−３（Ｗｓが供給される
ポート）は〜■３−２に対応して入力ボート２０−２に
接続される。
出カポ−１−２１−１（Ｗｌが供給されるポート）は、
Ｗｏ＝Ｗ、 ＝Ｏに対応してともに入力ポート２０−０
に接続され、出力ボート２ｌ−２（Ｗ２が供給されるポ
ート）はＶ１’２ ＝ １に対応して入力ボート２０−
１に接続され、出力ボート２ｌ−３（Ｗｓが供給される
ポート）は〜■３−２に対応して入力ボート２０−２に
接続される。
次に、拡張変換制御回路３は第５図に示すように、前記
マスクデータ読出しバス１３０ｏに接続される４ピツ）
（ｎビ、ｌ）のマスクレジスタ３１、加算器３２１とレ
ジスタ３２２とを含む積算回路３２、エンコーダ３３、
および４個（ｎ個）の加算器３４−０〜３４−３とレジ
スタ３４１とを含む加算回路３４を有している。
マスクデータ読出しバス１３０ｏに接続される４ピツ）
（ｎビ、ｌ）のマスクレジスタ３１、加算器３２１とレ
ジスタ３２２とを含む積算回路３２、エンコーダ３３、
および４個（ｎ個）の加算器３４−０〜３４−３とレジ
スタ３４１とを含む加算回路３４を有している。
このマスクレジスタ３１の出力は、′Ｐ；″込可否信号
３０００として並列ベクトルレジスタ部１に供給され、
各リザルトベクトルレジスタ几５Ｌ−０〜几５Ｌ−３に
対するデータの書込可否を決定する。
３０００として並列ベクトルレジスタ部１に供給され、
各リザルトベクトルレジスタ几５Ｌ−０〜几５Ｌ−３に
対するデータの書込可否を決定する。
マタ、エンコーダ３３はマスクレジスフ３］４）出力と
、積算回路３２の積算値Ｘとを入力して読出しアドレス
歩進制御信号３１００を生成し、これを並列ベクトルレ
ジスタ部に供給して、オペランドベクトルレジスタ０Ｐ
Ｒ−０〜ｏｐＲ−３の各読出しアドレスの歩進を制御す
る。
、積算回路３２の積算値Ｘとを入力して読出しアドレス
歩進制御信号３１００を生成し、これを並列ベクトルレ
ジスタ部に供給して、オペランドベクトルレジスタ０Ｐ
Ｒ−０〜ｏｐＲ−３の各読出しアドレスの歩進を制御す
る。
さらに、２ｊ’（’ｊ９回路３４の４個（ｎ個）の加算
器３４−０〜３４−３の出力は、前記アライン回路接わ
ｔ制御ｉｄ’１１信号３２００の各２ビツトの情報Ｗ。
器３４−０〜３４−３の出力は、前記アライン回路接わ
ｔ制御ｉｄ’１１信号３２００の各２ビツトの情報Ｗ。
−Ｗ３ としてアライン回路２に供給される。
さて、本実施例の動作は下記の通りである。
最初に並列ベクトルレジスタｅ＋＋ １の各レジスタは
次のように初期設定されるものとする。
次のように初期設定されるものとする。
すなわち、各マスクデータレジスタＭ Ｓ Ｋ ＝ Ｑ
〜ＭＳＩ（Ｌ−３には特定のマスクデータの値が設定さ
れるが、この１一番は例えはマスクデータの値が第１図
に示すように１０１１０１００・・・・・・の場合には
、マスクデータレジスタＭＳＫ−Ｑの一發初のアドレス
にマスクデータの最初のＩＩ 、 ＩＩが設定され、次
のマスクデータの１′０″はマスクデータレジスタＭ８
に−１のＪ１λ初のアドレスＫｆＥ＞定され、以下同様
にして、マスクデータレジスタＭＳＫ−３の最初のアド
レスには４番目のマスクデータの１”が設定され、かく
してレジスタ部１の各マスクデータレジスタＭ Ｓ Ｎ
−０−Ｍ ８ Ｋ −３の最初のアドレスには、第３
図に示すように、１０１１のマスクデータが設定され、
同様にして、次のアドレスには０１００が設定され、以
下同様にしてマスクデータが各マスクデータレジスタＭ
ＳＫ−Ｑ〜Ｍ Ｓ Ｋ −３に設定される。
〜ＭＳＩ（Ｌ−３には特定のマスクデータの値が設定さ
れるが、この１一番は例えはマスクデータの値が第１図
に示すように１０１１０１００・・・・・・の場合には
、マスクデータレジスタＭＳＫ−Ｑの一發初のアドレス
にマスクデータの最初のＩＩ 、 ＩＩが設定され、次
のマスクデータの１′０″はマスクデータレジスタＭ８
に−１のＪ１λ初のアドレスＫｆＥ＞定され、以下同様
にして、マスクデータレジスタＭＳＫ−３の最初のアド
レスには４番目のマスクデータの１”が設定され、かく
してレジスタ部１の各マスクデータレジスタＭ Ｓ Ｎ
−０−Ｍ ８ Ｋ −３の最初のアドレスには、第３
図に示すように、１０１１のマスクデータが設定され、
同様にして、次のアドレスには０１００が設定され、以
下同様にしてマスクデータが各マスクデータレジスタＭ
ＳＫ−Ｑ〜Ｍ Ｓ Ｋ −３に設定される。
次に、オペランドベクトルの各エレメントを第１図に示
すようにＡ。、４ 、Ａ２・・・・・・とすると、これ
らのベクトルエレメントは、第３図に示すように、オペ
ランドベクトルレジスタ０ＰＲ−０の最初のアドレスに
Ａ。が設定され、次のベクトルエレメントＡＩはオペラ
ンドベクトルレジスタ０１）几−１の最初のアドレスに
設定され、以−ト同４Ｍにして、オペランドベクトルレ
ジスタＯＰ几−３の最初のアドレスにはベクトルエレメ
ントＡ３が設定され、かくしてレジスタ部１の各オペラ
ンドベクトルレジスタ０ＰＲ−Ｑ〜ＯＰ几−３の最初の
アドレスにはベクトルニレメン）Ａ。、 Ａ、 、 Ａ
、 、 Ａ、がそれぞれ設定される。同様にしてオペラ
ンドベクトルレジスタＯＰ几−〇〜０ＰＲ−３の次のア
ドレスにはベクトルニレメン） Ａ４ 、 Ａｓ 、
Ａｓ 、 Ａ、？ がそれぞれ設定され、以下同様にし
てすべてのオペランドベクトルのベクトルエレメントが
各オペランドベクトルレジスタＯＰ几−〇〜０ＰＩ（、
−３にｌｌｌｔＩ番に設定される（拡張変換の場合には
一般にオペランドベクトルのベクトルエレメントの数は
すべてのオペランドベクトルレジスタＯＦ几−〇〜０Ｐ
ＩＬ−３の数よりも少ない。従って必らずしもすべての
アドレスのオペランドベクトルレジスタ０ＰＲ−０〜０
ＰＩ（、−３が初期設定される必要はない）。
すようにＡ。、４ 、Ａ２・・・・・・とすると、これ
らのベクトルエレメントは、第３図に示すように、オペ
ランドベクトルレジスタ０ＰＲ−０の最初のアドレスに
Ａ。が設定され、次のベクトルエレメントＡＩはオペラ
ンドベクトルレジスタ０１）几−１の最初のアドレスに
設定され、以−ト同４Ｍにして、オペランドベクトルレ
ジスタＯＰ几−３の最初のアドレスにはベクトルエレメ
ントＡ３が設定され、かくしてレジスタ部１の各オペラ
ンドベクトルレジスタ０ＰＲ−Ｑ〜ＯＰ几−３の最初の
アドレスにはベクトルニレメン）Ａ。、 Ａ、 、 Ａ
、 、 Ａ、がそれぞれ設定される。同様にしてオペラ
ンドベクトルレジスタＯＰ几−〇〜０ＰＲ−３の次のア
ドレスにはベクトルニレメン） Ａ４ 、 Ａｓ 、
Ａｓ 、 Ａ、？ がそれぞれ設定され、以下同様にし
てすべてのオペランドベクトルのベクトルエレメントが
各オペランドベクトルレジスタＯＰ几−〇〜０ＰＩ（、
−３にｌｌｌｔＩ番に設定される（拡張変換の場合には
一般にオペランドベクトルのベクトルエレメントの数は
すべてのオペランドベクトルレジスタＯＦ几−〇〜０Ｐ
ＩＬ−３の数よりも少ない。従って必らずしもすべての
アドレスのオペランドベクトルレジスタ０ＰＲ−０〜０
ＰＩ（、−３が初期設定される必要はない）。
次に、リザルトベクトルレジスタＩｔＳＬ−０〜几５Ｌ
−３に設定される初期値をＢ。、１３□、Ｂ２・・・・
・・Ｂｉｔ とすると、これらはオペランドベクトルの
各エレメントＡｏ、 Ａ、 、 Ａ２・・・・・・がメ
ベランドベクトルレジスタＯＰ几−〇〜０ＰＲ−３に設
定されたのと同様な順序で各リザルトベクトルレジスタ
几ＳＬ−〇〜１１，５Ｌ−３ に設定される（第３図の
リザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−３には
以上に述べた初期値ではなく、後述の拡張変換後の各ベ
クトルエレメントが示されている）。
−３に設定される初期値をＢ。、１３□、Ｂ２・・・・
・・Ｂｉｔ とすると、これらはオペランドベクトルの
各エレメントＡｏ、 Ａ、 、 Ａ２・・・・・・がメ
ベランドベクトルレジスタＯＰ几−〇〜０ＰＲ−３に設
定されたのと同様な順序で各リザルトベクトルレジスタ
几ＳＬ−〇〜１１，５Ｌ−３ に設定される（第３図の
リザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−３には
以上に述べた初期値ではなく、後述の拡張変換後の各ベ
クトルエレメントが示されている）。
前述したように、０エレメントを除いて圧縮変換したベ
クトルを、拡張変換により復元する場合には、これらの
初期値Ｂ。＋ Ｂｌ ＋ Ｂ２１・・・・・・Ｂｋはず
べてＯエレメントを設定する。
クトルを、拡張変換により復元する場合には、これらの
初期値Ｂ。＋ Ｂｌ ＋ Ｂ２１・・・・・・Ｂｋはず
べてＯエレメントを設定する。
さて、以上の初期設定状態よシ拡張変換が開始されるが
、この拡張変換の第０サイクルにおいてレジスタ部１の
マスクデータレジスタＭＳＩ（−０〜Ｍ８に−３の最初
のアドレスに格納されているマスクデータ１０１１が並
列に読出されマスクデータ読出しバス１３００を介して
制御回路３のマスクレジスタ３１に格納され、また各オ
ペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ−３の最
初のアドレスに格納されているオペランドベクトルの各
エレメント人。、 Ａ、 、 Ａ、 、 Ａ３ は読出
され、読出しデータバス１０００を介してアライン回路
２の各入カポ−）２０−０〜２０−３に出力される。
、この拡張変換の第０サイクルにおいてレジスタ部１の
マスクデータレジスタＭＳＩ（−０〜Ｍ８に−３の最初
のアドレスに格納されているマスクデータ１０１１が並
列に読出されマスクデータ読出しバス１３００を介して
制御回路３のマスクレジスタ３１に格納され、また各オ
ペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ−３の最
初のアドレスに格納されているオペランドベクトルの各
エレメント人。、 Ａ、 、 Ａ、 、 Ａ３ は読出
され、読出しデータバス１０００を介してアライン回路
２の各入カポ−）２０−０〜２０−３に出力される。
さて、マスクレジスタ３１に格納されたマスクデータに
よシ、積算回路３４はアライン回路接続制御信号３２０
０を生成し、これをアライン回路２に供給してアライン
回路２の各入力ボート２０−０〜２０−３と各出力ボー
ト２１−０〜２１−３との間の接続を制御するが、これ
は以下のように行なわれる。
よシ、積算回路３４はアライン回路接続制御信号３２０
０を生成し、これをアライン回路２に供給してアライン
回路２の各入力ボート２０−０〜２０−３と各出力ボー
ト２１−０〜２１−３との間の接続を制御するが、これ
は以下のように行なわれる。
積算回ｊＩ′１５３４は、第５図に示すような４個（ｎ
個）の加初、器３４−０〜３４−３と、レジスタ３４１
から構成されているが、これらの各加算器およびレジス
タは本実施例においてはｎ ＝ ４に対応してすべて２
ビツトのデータを取扱うように構成され、加算でオーバ
フローした部分は無視される。また、レジスタ３４１に
は初期値として”’ １１ ”が設定されている。
個）の加初、器３４−０〜３４−３と、レジスタ３４１
から構成されているが、これらの各加算器およびレジス
タは本実施例においてはｎ ＝ ４に対応してすべて２
ビツトのデータを取扱うように構成され、加算でオーバ
フローした部分は無視される。また、レジスタ３４１に
は初期値として”’ １１ ”が設定されている。
この結果、マスクレジスタ３１に前述のようなマスクデ
ータ１０１１が格納されると、加り、器３４−〇の出力
Ｗｏは” １１ ”十” １ ”＝０で０になり、加算
器３４−］（７）出力ｖｙ、は”１１ ”十”１ ”＋
”０”＝０でＯになり、加算器３４−２の出力Ｗ、は°
’１１”＋ＩＩ １７１ ＋ ｔＬ Ｏ＄７ ＋ ＩＩ
１”＝１で１になシ、加算器３４−３の出力Ｗ３は”
１１ ”十”’１”＋Ｉｔ Ｑ １７ ＋ｔｔ ＩＩＩ
十Ｉｔ 、 ＩＴ ＝２にな−って、結局アライン回
路接続制御信号３２００は、その制御情報Ｗ。−Ｗ３と
して、Ｏ，０，１，２をアライン回路２に供給すること
になる。
ータ１０１１が格納されると、加り、器３４−〇の出力
Ｗｏは” １１ ”十” １ ”＝０で０になり、加算
器３４−］（７）出力ｖｙ、は”１１ ”十”１ ”＋
”０”＝０でＯになり、加算器３４−２の出力Ｗ、は°
’１１”＋ＩＩ １７１ ＋ ｔＬ Ｏ＄７ ＋ ＩＩ
１”＝１で１になシ、加算器３４−３の出力Ｗ３は”
１１ ”十”’１”＋Ｉｔ Ｑ １７ ＋ｔｔ ＩＩＩ
十Ｉｔ 、 ＩＴ ＝２にな−って、結局アライン回
路接続制御信号３２００は、その制御情報Ｗ。−Ｗ３と
して、Ｏ，０，１，２をアライン回路２に供給すること
になる。
この結果、アライン回路２の各入力ボート２〇−〇〜２
０−３と各出力ボート２１−０〜２１−３とは、前述し
たように接続され、結局用カポ−）２１−０〜２１−３
に接続された書込みデータバス２００ｏには、ベクトル
エレメントＡ。、 Ａｏ、 Ａ、 、 Ａ２ のデータ
が出力される。
０−３と各出力ボート２１−０〜２１−３とは、前述し
たように接続され、結局用カポ−）２１−０〜２１−３
に接続された書込みデータバス２００ｏには、ベクトル
エレメントＡ。、 Ａｏ、 Ａ、 、 Ａ２ のデータ
が出力される。
さて、レジスタ部１にはマスクレジスタ３１の各出力が
書込可否信号３０００として供給され、レジスタ部１に
あるリザルトベクトルレジスタＲ８Ｌ−Ｏ−Ｒ８Ｌ−３
に対する書込みを制御している。
書込可否信号３０００として供給され、レジスタ部１に
あるリザルトベクトルレジスタＲ８Ｌ−Ｏ−Ｒ８Ｌ−３
に対する書込みを制御している。
すなわち、マスクデータ“１”は書込みを許可し、マス
クデータ″０”は書込みを禁止する。
クデータ″０”は書込みを禁止する。
ベクトルレジスタ部１の各リザルトベクトルレジスタ几
８Ｌ−０−几５Ｌ−３の最初のアドレスにおいては、書
込可否信号３０００として１０１１が供給される結果、
リザルトベクトルレジスタＲ８Ｌ−Ｑ。
８Ｌ−０−几５Ｌ−３の最初のアドレスにおいては、書
込可否信号３０００として１０１１が供給される結果、
リザルトベクトルレジスタＲ８Ｌ−Ｑ。
Ｉ’ｕＳＬ−２，Ｒ，５Ｌ−３カＶＪ°込みをｉ’ｒ
Ｔ３Ｊ サレ、ＩＬＳＬ−１が１″（込みを貼止され、
結局各すザルトベクトルレジスタＲ８Ｌ−０〜Ｉ？ｌ、
８１．−３の最初のアドレスには第３図に示すようにＡ
。、 Ｂ、 、 Ａ、 、 Ａ、が格納されることにな
る。
Ｔ３Ｊ サレ、ＩＬＳＬ−１が１″（込みを貼止され、
結局各すザルトベクトルレジスタＲ８Ｌ−０〜Ｉ？ｌ、
８１．−３の最初のアドレスには第３図に示すようにＡ
。、 Ｂ、 、 Ａ、 、 Ａ、が格納されることにな
る。
さて、これがすむと制御回路３の中に含まれるエンコー
ダ３３の出力であるｎ’ｌ”ｅ出しアドレス歩進制御信
号３１００がベクトルレジスタ部１に供給され、各オペ
ランドベクトルレジスタ０ＰＲ−０〜０ＰＩ（、−３の
読出しアドレスの歩進の制御が行なわれる。
ダ３３の出力であるｎ’ｌ”ｅ出しアドレス歩進制御信
号３１００がベクトルレジスタ部１に供給され、各オペ
ランドベクトルレジスタ０ＰＲ−０〜０ＰＩ（、−３の
読出しアドレスの歩進の制御が行なわれる。
すなわち、各オペランドベクトルレジスタＯＰ Ｒ。
−〇〜ＯＰ Ｒ，−３の読出しアドレスに対して読出し
アドレスか進制御信号３１００がＩＩ １１１または０
″とし−Ｃ供紹される。１１１１Ｉを供給されたオペラ
ンドベクトルレジスタＯＰ Ｉ’ｌ、のＨ１出しアドレ
スは１つだけ歩進さね、次のルＴ１出しサイクルでは次
のアドレスの内容が読み出されるこ、Ｊｌ：ＶＣなるが
ＩＩ ＯＩ＋を供給されたオペランドベクトルレジス
タＯＰＲは胱出しアドレスの歩進が行なわれず、次の読
出しサイクルでは前と同じアドレスの内容が読み出され
ることになる。
アドレスか進制御信号３１００がＩＩ １１１または０
″とし−Ｃ供紹される。１１１１Ｉを供給されたオペラ
ンドベクトルレジスタＯＰ Ｉ’ｌ、のＨ１出しアドレ
スは１つだけ歩進さね、次のルＴ１出しサイクルでは次
のアドレスの内容が読み出されるこ、Ｊｌ：ＶＣなるが
ＩＩ ＯＩ＋を供給されたオペランドベクトルレジス
タＯＰＲは胱出しアドレスの歩進が行なわれず、次の読
出しサイクルでは前と同じアドレスの内容が読み出され
ることになる。
さて、この読出しアドレス歩進制御信号３１００は、積
算回路３２とエンコーダ３３とにより、マスクレジスタ
３１に格納されたマスクデータよシリ下のようにして生
成される、 第６図にエンコーダ３１の一回路例を示す。この回路の
シフタには、加？？−器３２１とレジスタ３２２で構成
される積算回路３２によりマスクレジスタ３１に格納さ
れたマスクデータのＩＩ １＃ｌの数が積算された積算
値Ｘが供給され、その値だけ廻転シフトされる。この結
果、このマスクデータのイ直ｔｒｉｏ、 ｍｌ、 ｒｎ
２ 、 ｍ３とエンコーダ出力の読出しアドレス歩進制
御信号３１００の各成分ａ。、ａｌ。
算回路３２とエンコーダ３３とにより、マスクレジスタ
３１に格納されたマスクデータよシリ下のようにして生
成される、 第６図にエンコーダ３１の一回路例を示す。この回路の
シフタには、加？？−器３２１とレジスタ３２２で構成
される積算回路３２によりマスクレジスタ３１に格納さ
れたマスクデータのＩＩ １＃ｌの数が積算された積算
値Ｘが供給され、その値だけ廻転シフトされる。この結
果、このマスクデータのイ直ｔｒｉｏ、 ｍｌ、 ｒｎ
２ 、 ｍ３とエンコーダ出力の読出しアドレス歩進制
御信号３１００の各成分ａ。、ａｌ。
ａｌ ｔ ａ３と積算値Ｘとの関係は第７図のようにな
る。
る。
すなわち、まず、マスクデータｍ。〜ＩＴ＋５の中にあ
る１”の数に等しいだけの数の′１″がａ。〜ａ３の下
位の桁から設定され、Ｘが０でない場合には、こうして
設定され／ヒ値がＸの数だけ右回転シフト（ライトロー
テート）されて出力の読出しアドレス歩進側（ａ１個号
３１００の各成分ａ。−ａ、を生成する。
る１”の数に等しいだけの数の′１″がａ。〜ａ３の下
位の桁から設定され、Ｘが０でない場合には、こうして
設定され／ヒ値がＸの数だけ右回転シフト（ライトロー
テート）されて出力の読出しアドレス歩進側（ａ１個号
３１００の各成分ａ。−ａ、を生成する。
積算値Ｘを格納するレジスタ３２２は初期値として０が
格納されるだめ、最初のマスクデータ１０１１に対する
読出しアドレス歩進制御信郵３１００の各成分ａ。−ａ
３は１１１０となり、この結果、レジスタ部１のオペラ
ンドベク）・ルレジスタＵＰ几−〇、 ０ＰＲ−１，□
Ｐｉｔ−２のアドレスは歩進され１次のアドレスに進む
が、オペランドベクトルレジスタ０Ｉ）Ｒ−３について
はアドレスの歩進が行なわれず、次の読１１Ｌ−！；−
イクルでは同じアドレスから読出されることになる。
格納されるだめ、最初のマスクデータ１０１１に対する
読出しアドレス歩進制御信郵３１００の各成分ａ。−ａ
３は１１１０となり、この結果、レジスタ部１のオペラ
ンドベク）・ルレジスタＵＰ几−〇、 ０ＰＲ−１，□
Ｐｉｔ−２のアドレスは歩進され１次のアドレスに進む
が、オペランドベクトルレジスタ０Ｉ）Ｒ−３について
はアドレスの歩進が行なわれず、次の読１１Ｌ−！；−
イクルでは同じアドレスから読出されることになる。
以上の歩進により、’ｒＡ’ｚＯザイクルに訃いてリザ
ルトベクトルレジスタ１Ｌ８Ｌ−０〜１ｔｓＬ−３のｉ
＆ 初のアドレスに拡張変換により有効に移送されだベ
クトルエレメントを格納しているオペランドベクトルレ
ジスタＯＰ ｌｉ、のルｃ出しアドレスだけが歩進され
、次の順番のエレメントの＃ｊＱ出し準備ができたこと
になる。
ルトベクトルレジスタ１Ｌ８Ｌ−０〜１ｔｓＬ−３のｉ
＆ 初のアドレスに拡張変換により有効に移送されだベ
クトルエレメントを格納しているオペランドベクトルレ
ジスタＯＰ ｌｉ、のルｃ出しアドレスだけが歩進され
、次の順番のエレメントの＃ｊＱ出し準備ができたこと
になる。
さて、次の第１サイクルの動作は以下のようになる。
・レジスタ部１の各マスクデータレジスタ１〜４．８
Ｋ −０〜ＭＳＫ−３のアドレスはｌだけ歩進されて、
次のアドレスからマスクデータ０１００が読与出式れ制
御回路３のマスクレジスタ３１に格納される。
Ｋ −０〜ＭＳＫ−３のアドレスはｌだけ歩進されて、
次のアドレスからマスクデータ０１００が読与出式れ制
御回路３のマスクレジスタ３１に格納される。
サタ、各オペランドベクトルレジスタ０ＰＲ−０〜６Ｐ
几−３は新ら１−〈歩進されたアドレスから読み出され
たオペランドベクトルの名エレメントがアライン回路２
の入カポ−）２０−０〜２０−３に出力されるが、前述
の胱出しアドレスの歩進により、こわらのエレメントは
Ａ、、 、 Ａ、 、 Ａ６． Ａ、、である。
几−３は新ら１−〈歩進されたアドレスから読み出され
たオペランドベクトルの名エレメントがアライン回路２
の入カポ−）２０−０〜２０−３に出力されるが、前述
の胱出しアドレスの歩進により、こわらのエレメントは
Ａ、、 、 Ａ、 、 Ａ６． Ａ、、である。
次に、アライン回路接続制御信号３２００の各成分Ｗ。
−Ｗ３は、レジスタ３４１の６１１回の積算値が２で、
かつマスクデータのｆ直が０１００であるノこめその出
力Ｗ。−Ｗ、け２３３３となり、＋ｉ、−Ｅｊアライン
回路２の出カポ−）２１−０〜２１−３にはそれそ゛れ
Ａ、 、 Ａ３． Ａ３・ん力；出ツＪする。
かつマスクデータのｆ直が０１００であるノこめその出
力Ｗ。−Ｗ、け２３３３となり、＋ｉ、−Ｅｊアライン
回路２の出カポ−）２１−０〜２１−３にはそれそ゛れ
Ａ、 、 Ａ３． Ａ３・ん力；出ツＪする。
一方、マスクレジスタ３１の出力による書込可否信号３
０００の出力０１００によシ、リザルトベクトルレジス
タＩＬｓＬ−０〜几５Ｌ−３の次の書込アドレスにおい
ては、リザルトベクトルレジスタ几５Ｌ−１だけが書込
みを許可され、従って、Ｂ４ ｒ Ａ！ ＊Ｂｏ、Ｂ、
が棺珀されることになる。
０００の出力０１００によシ、リザルトベクトルレジス
タＩＬｓＬ−０〜几５Ｌ−３の次の書込アドレスにおい
ては、リザルトベクトルレジスタ几５Ｌ−１だけが書込
みを許可され、従って、Ｂ４ ｒ Ａ！ ＊Ｂｏ、Ｂ、
が棺珀されることになる。
また、このときの読出しアドレス歩進制御信号３１００
は、ｍｏ−Ｉｎ、、が０１００で、ｆｆ１３’を値Ｘが
３になる結果、第７図より０００１とかり、拡張変換に
より実際に移送されたＡ３を格納していたオペランドベ
クトルレジスタ０ 、Ｉ） １．１、−３だりが次のア
ドレスに正しく歩進されることになる。
は、ｍｏ−Ｉｎ、、が０１００で、ｆｆ１３’を値Ｘが
３になる結果、第７図より０００１とかり、拡張変換に
より実際に移送されたＡ３を格納していたオペランドベ
クトルレジスタ０ 、Ｉ） １．１、−３だりが次のア
ドレスに正しく歩進されることになる。
以上のライフルを次次に紹・り返すことにより、第１図
に示すような拡張変換が正しく行なわれるこをは明らか
である。
に示すような拡張変換が正しく行なわれるこをは明らか
である。
なお、本実施例においては同１６に並列に処理するデー
タの数１１は４個とし、だが、これは−例にすぎず、本
発Ｆｊｌ抹ｊ：これに限定されるものではない。
タの数１１は４個とし、だが、これは−例にすぎず、本
発Ｆｊｌ抹ｊ：これに限定されるものではない。
また、拡張変換制御１回路３は第８図に示すように構成
することもできる。
することもできる。
図べおいて、この回路３はマスクレジスタ３１と積算回
路３６とエンコーダ３７とを有し、積算回路３６は、さ
らにｎ ＝ ４に対応する４個の加算器３６−０〜３６
−３と、レジスタ３６１とを有し、この各加算器３６−
〇〜３６−３の出力〜■ｏ″−Ｗ３が前述のアライン回
′＠接続１ｔｉｌｌ ４’ａｌｌ信号３２００として使
用され、またレジスタ３６１の１１１力ｘ’ｉｔ前スボ
のＪｐ算値Ｘのかわりにエンコーダ３７の回転シフトを
制御するのにも使用される。このレジスタ３６１の初期
値は、前述のレジスタ３４１表同様Ｋ ” １．１ ’
″に設定され、これによりこの回路３６の出力は前述の
アライン回路接続制御信号３２ （１０と全く同じにな
る。
路３６とエンコーダ３７とを有し、積算回路３６は、さ
らにｎ ＝ ４に対応する４個の加算器３６−０〜３６
−３と、レジスタ３６１とを有し、この各加算器３６−
〇〜３６−３の出力〜■ｏ″−Ｗ３が前述のアライン回
′＠接続１ｔｉｌｌ ４’ａｌｌ信号３２００として使
用され、またレジスタ３６１の１１１力ｘ’ｉｔ前スボ
のＪｐ算値Ｘのかわりにエンコーダ３７の回転シフトを
制御するのにも使用される。このレジスタ３６１の初期
値は、前述のレジスタ３４１表同様Ｋ ” １．１ ’
″に設定され、これによりこの回路３６の出力は前述の
アライン回路接続制御信号３２ （１０と全く同じにな
る。
寸だ、積算値Ｘ１のｆｌへ１は、前述の積算値Ｘの値よ
り常に１だけ小さい（初期値” １１ ” ｒ、ま初期
値” ｏ ｏ ”、シリ１だけ小さいと考えてよい）。
り常に１だけ小さい（初期値” １１ ” ｒ、ま初期
値” ｏ ｏ ”、シリ１だけ小さいと考えてよい）。
従って、エンコーダ３７は第６図のエンコーダ３３の出
力ａＯｒ ａＩ＋ ａ２＋ ａ３ を−回だけ右回転シ
フトして、ａ３ｉ ａＯｒ ａＩｔ ａ２ とならべ替
えたものをオペランドベクトルレジスタＯＰｉ’（、−
０〜ＯＰ几−３の読出しアドレス歩進制御伯ぢとすれば
前述の場合と全く同様に動作することは明らかである。
力ａＯｒ ａＩ＋ ａ２＋ ａ３ を−回だけ右回転シ
フトして、ａ３ｉ ａＯｒ ａＩｔ ａ２ とならべ替
えたものをオペランドベクトルレジスタＯＰｉ’（、−
０〜ＯＰ几−３の読出しアドレス歩進制御伯ぢとすれば
前述の場合と全く同様に動作することは明らかである。
なお、以上に述べた実施例においては書込可否信号３０
００としてｉｆｌ！ｊ御回路３のマスクレジスタ３１を
ブ１したものを用いているがこの〃・わシに、並列ベク
トルレジスタ部■の中でマスクデータレジスタＭＳ！（
−０〜ＭＳＮ−３のリザルトベクトルレジス几５Ｌ−０
〜Ｒ８Ｉ、−３の、卦込アドレスに対応したそれぞれの
マスクデータを読出して直接用いるようにすることもで
きる。
００としてｉｆｌ！ｊ御回路３のマスクレジスタ３１を
ブ１したものを用いているがこの〃・わシに、並列ベク
トルレジスタ部■の中でマスクデータレジスタＭＳ！（
−０〜ＭＳＮ−３のリザルトベクトルレジス几５Ｌ−０
〜Ｒ８Ｉ、−３の、卦込アドレスに対応したそれぞれの
マスクデータを読出して直接用いるようにすることもで
きる。
以上のよ・）に本発明を用いると、ベクトルデータの拡
張変換を効率的釦行なうためのアライン回路寂よび並列
ベクトルレジスタ部に供給する制窮１仁号を比較的簡犀
なハードウェアで生成する拡張変換動作回Ｎをもつベク
トル処理装置キＬを提供できる。
張変換を効率的釦行なうためのアライン回路寂よび並列
ベクトルレジスタ部に供給する制窮１仁号を比較的簡犀
なハードウェアで生成する拡張変換動作回Ｎをもつベク
トル処理装置キＬを提供できる。
これにより ｐｈ故の０エレメントをかむスパースベク
トルの月二佑！ｉ Ｂ’−４免ｆｌこよるメモリ烙１４
′１後の元スパースベクトルへの復元等の拡張変換動作
を効率よく行なりことができる。
トルの月二佑！ｉ Ｂ’−４免ｆｌこよるメモリ烙１４
′１後の元スパースベクトルへの復元等の拡張変換動作
を効率よく行なりことができる。
第１図はベクトルの拡張変換を説明するための図、第２
図は本発明の一実施例を示すブロック図、第３図は本実
施例の並列ベクトルレジスタ部の詳細を示すブロック図
、第４図は本実施例のアライン回路の詳細を示すブロッ
ク図、第５図は本実施例の拡張変換制御回路の詳＋？）
ｉｔを示すブロック図、第６図は本実施例のエンコーダ
の［路例ケ示す図、第７図はエンコーダの出力を説明す
る１ζめの図、および第８図は拡張変換制御回路の別の
実施例を示す図である。 図において、 １・・・・・・並列ベクトル１／ジスタ部、２・・・・
・・アライン回路、３・・・・・・拡張変換動作１回路
、２０−０〜２０−３・・・・・・入力ポート、２１−
０〜２１−３・・・・・・出力ボート、２２・・・・・
・接続畷、３１・・・・・マスクレジスタ、３２．３４
，３６・・・・・・積わ：回路、３３．３７・・・・・
・エンコーダ、３４−０〜３４−３．３６−０〜３６−
３゜３２１・・・・・・加算器、３２２，３４１，３６
１・・・・・・レジスタ、ＶＥ−Ｑ〜Ｖ Ｐ； −３：
’−・・・・ベクトルレジスタ部、ＭＳＫ−０〜ＭＳＮ
−３・・・・・・マスクデータレジスタ、０ＰＦＬ−Ｏ
〜０ＰＲ−３・・・・・・オペランドベクトルレジスタ
、１１，５Ｌ−０〜Ｒ８Ｌ−３・旧・・リザルトベクト
ルレジスタ、１０００・・・・・・読出り、データバス
、１３００・・・・・・マスクデークＷｊｔ出しバス、
２０００・・・・・・書込データバス、３０００・・・
・・・裏込可否信号、３１００・・・・・・にブを出し
アドレス婁： ；ｌｌｊ ｆｃｌｌ １ｉｉ（１イ、１
′弓、３２００・・・・・・アライン回Ｌ１６接続制イ
σＩＩ イ４ ’Ｊ’ｊ’ ａ第 ｌ 国 Ｙ＝ＯＸ：／ Ｘ＝２ ”！＝３ ｍａｍＨｍ、／ｎ３ ａａ”ｒ’２ａＪ（ｌａ（Ｌｒ（
１２（２３（１４（ｌｒａｚ（１３（Ｚａ（ｌｒＯｚ’
（ｉｓｏｏ ００ ０００θ θθθ θ θ Ｏθθ
Ｏθθθθ Ｏθ ／ Ｊｏｏｏ ０１００ ００１
０ ６００／第 ７ 逍
図は本発明の一実施例を示すブロック図、第３図は本実
施例の並列ベクトルレジスタ部の詳細を示すブロック図
、第４図は本実施例のアライン回路の詳細を示すブロッ
ク図、第５図は本実施例の拡張変換制御回路の詳＋？）
ｉｔを示すブロック図、第６図は本実施例のエンコーダ
の［路例ケ示す図、第７図はエンコーダの出力を説明す
る１ζめの図、および第８図は拡張変換制御回路の別の
実施例を示す図である。 図において、 １・・・・・・並列ベクトル１／ジスタ部、２・・・・
・・アライン回路、３・・・・・・拡張変換動作１回路
、２０−０〜２０−３・・・・・・入力ポート、２１−
０〜２１−３・・・・・・出力ボート、２２・・・・・
・接続畷、３１・・・・・マスクレジスタ、３２．３４
，３６・・・・・・積わ：回路、３３．３７・・・・・
・エンコーダ、３４−０〜３４−３．３６−０〜３６−
３゜３２１・・・・・・加算器、３２２，３４１，３６
１・・・・・・レジスタ、ＶＥ−Ｑ〜Ｖ Ｐ； −３：
’−・・・・ベクトルレジスタ部、ＭＳＫ−０〜ＭＳＮ
−３・・・・・・マスクデータレジスタ、０ＰＦＬ−Ｏ
〜０ＰＲ−３・・・・・・オペランドベクトルレジスタ
、１１，５Ｌ−０〜Ｒ８Ｌ−３・旧・・リザルトベクト
ルレジスタ、１０００・・・・・・読出り、データバス
、１３００・・・・・・マスクデークＷｊｔ出しバス、
２０００・・・・・・書込データバス、３０００・・・
・・・裏込可否信号、３１００・・・・・・にブを出し
アドレス婁： ；ｌｌｊ ｆｃｌｌ １ｉｉ（１イ、１
′弓、３２００・・・・・・アライン回Ｌ１６接続制イ
σＩＩ イ４ ’Ｊ’ｊ’ ａ第 ｌ 国 Ｙ＝ＯＸ：／ Ｘ＝２ ”！＝３ ｍａｍＨｍ、／ｎ３ ａａ”ｒ’２ａＪ（ｌａ（Ｌｒ（
１２（２３（１４（ｌｒａｚ（１３（Ｚａ（ｌｒＯｚ’
（ｉｓｏｏ ００ ０００θ θθθ θ θ Ｏθθ
Ｏθθθθ Ｏθ ／ Ｊｏｏｏ ０１００ ００１
０ ６００／第 ７ 逍
Claims (1)
- 【特許請求の範囲】 １サイクル中に同一ベクトルに属するｎ個（ｎは１より
大なる整数）のベクトルエレメントを読出し得るように
したオペランドベクトルレジスタ手段と、 １サイクル中に同一ベクトルに属するｎ個のベクトルエ
レメントを■込み得るようにしたリザルトベクトルレジ
スタ手段と、 前記各レジスタ手段の各要素に対応して設けられ１サイ
クル中にｎ個のマス〉エレメントを読出しイ（Ｉるよう
にしたマスクデータレジスタ手段と、前記オペランドベ
クトルレジスタ手段から読出されたｎ個のベクトルエレ
メントに対応して設けられたｎ個の読出しデータバス手
段と、前記リザルトベクトルレジスタ手段に〒を込まれ
るｎ個のベクトルエレメントに対応して設けられたｎ個
の書込みデータバス手段と、前記ｎ個の読出しデータバ
ス手段のそれぞれを前記ｎ個の書込みデータバス手段に
選択的に接続するアライン回路手段と、 読出されたマスクエレメントの１″の数を積算し前記ア
ライン回路手段への接続制御信号を生成する積算回路手
段と、 読出されたマスクエレメントのパ１”の数の積算値と読
出されたｎ個のマスクエレメントとよシ前記オペランド
ベクトルレジスタ手段に対する読出しアドレス歩進制御
信号を生成するエンコーダ手段とを含み、 ベクトルの拡張変換を行なうようにしたことを特徴とす
るベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962483A JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962483A JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072071A true JPS6072071A (ja) | 1985-04-24 |
| JPH0310138B2 JPH0310138B2 (ja) | 1991-02-13 |
Family
ID=16069016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17962483A Granted JPS6072071A (ja) | 1983-09-28 | 1983-09-28 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226275A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | ベクトル処理装置 |
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| JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
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1983
- 1983-09-28 JP JP17962483A patent/JPS6072071A/ja active Granted
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| US9411593B2 (en) | 2013-03-15 | 2016-08-09 | Intel Corporation | Processors, methods, systems, and instructions to consolidate unmasked elements of operation masks |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310138B2 (ja) | 1991-02-13 |
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