JPS6061982A - 磁気バブル記憶装置 - Google Patents
磁気バブル記憶装置Info
- Publication number
- JPS6061982A JPS6061982A JP58170034A JP17003483A JPS6061982A JP S6061982 A JPS6061982 A JP S6061982A JP 58170034 A JP58170034 A JP 58170034A JP 17003483 A JP17003483 A JP 17003483A JP S6061982 A JPS6061982 A JP S6061982A
- Authority
- JP
- Japan
- Prior art keywords
- magnetic bubble
- writing
- data
- gates
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、磁気バブル記憶素子を複数個備える磁気バブ
ル記憶装置に関する。
ル記憶装置に関する。
従来技術と問題点
メジャー・マイナーループを持つ磁気バブル記憶素子は
第１図に示すように多数のマイナーループ１１．１２．
・・・・・・１ｎとメジャーループを備える。
第１図に示すように多数のマイナーループ１１．１２．
・・・・・・１ｎとメジャーループを備える。
本例ではメジャーループはバブル発生器２３に接続され
る書込みライン２１とバブル検出器２４に接続される読
出しライン２２からなる。これらはバブルチップ上に形
成され、該チップにはバイアス磁界を加える永久磁石、
駆動磁界を発生するコイルなどが配設されて磁気バブル
記憶素子（デバイス）となる。
る書込みライン２１とバブル検出器２４に接続される読
出しライン２２からなる。これらはバブルチップ上に形
成され、該チップにはバイアス磁界を加える永久磁石、
駆動磁界を発生するコイルなどが配設されて磁気バブル
記憶素子（デバイス）となる。
磁気バブル記憶素子は中央処理装置（ＣＰＵ）の外部記
憶装置として゛用いられるので、コントローラを介して
該ＣＰＵと接続され、そして従来は磁気バブル素子が１
個該コントローラを介してＣＰＵへ接続されるのが普通
であった。しかし磁気バブル記憶素子はＣＰＵと比べる
と動作速度が遅く、この点を改善すべく磁気バブル記憶
素子を複数個（Ｎ個）並列に接続することが考えられて
いる。第２図はか−るメモリシステムの構成を示し、３
１〜３ＮはＮ個の磁気バブル記憶素子、４１はホストシ
ステム（ＣＰ Ｕ）である。４２は書込み手段、４３は
続出手段で、これらはバブルコント。
憶装置として゛用いられるので、コントローラを介して
該ＣＰＵと接続され、そして従来は磁気バブル素子が１
個該コントローラを介してＣＰＵへ接続されるのが普通
であった。しかし磁気バブル記憶素子はＣＰＵと比べる
と動作速度が遅く、この点を改善すべく磁気バブル記憶
素子を複数個（Ｎ個）並列に接続することが考えられて
いる。第２図はか−るメモリシステムの構成を示し、３
１〜３ＮはＮ個の磁気バブル記憶素子、４１はホストシ
ステム（ＣＰ Ｕ）である。４２は書込み手段、４３は
続出手段で、これらはバブルコント。
ローラの一部である。
磁気バブル記憶素子が１個用いられる場合の書込み動作
は次の如くである。読込みデータはｃＰＵから８ビツト
または１６ビツト（１バイトまたは２バイト）並列で転
送され、これを直列に直して第１図で言えばバブル発生
器２３を該データに従って８回または１６回バブル発生
または非発生動作させ、８または１６ビツトのバブル列
を書込みライン２１に送出し、ＣＰＵから送られる次の
８ビツトまたは１６ビソトについても同様処理しバブル
が書込みライン２１に揃った所で各マイナーループヘー
斉に移され、こうして磁気バブル記憶素子へ書込みが行
なわれる。鎖線２５−ヒのＯ部位置（多数あるが１つの
み示す）が同時書込みされる位置で、ページと呼ばれる
。従って１頁の字数とでもいうべきページ内ビット数は
マイナーループの本数と等しく、これは例えば６４バイ
トある。各マイナーループ内のビット数（転播パターン
数）は、本の頁数に相当する。ＣＰＵからのデータが８
ビツトまたは１６ビツト単位とすると、その６４回また
は３２回分のデータが伝送される都度直列信号に変換さ
れ、こうして６４バイトのバブルが書込みライン２１上
に揃った所で一斉にマイナーループ１１〜１ｎに移され
、１真の書込みが終了する。まだデータがあればそれは
次頁に書込まれ、そして書込むべき頁はＣＰＵから指定
する。
は次の如くである。読込みデータはｃＰＵから８ビツト
または１６ビツト（１バイトまたは２バイト）並列で転
送され、これを直列に直して第１図で言えばバブル発生
器２３を該データに従って８回または１６回バブル発生
または非発生動作させ、８または１６ビツトのバブル列
を書込みライン２１に送出し、ＣＰＵから送られる次の
８ビツトまたは１６ビソトについても同様処理しバブル
が書込みライン２１に揃った所で各マイナーループヘー
斉に移され、こうして磁気バブル記憶素子へ書込みが行
なわれる。鎖線２５−ヒのＯ部位置（多数あるが１つの
み示す）が同時書込みされる位置で、ページと呼ばれる
。従って１頁の字数とでもいうべきページ内ビット数は
マイナーループの本数と等しく、これは例えば６４バイ
トある。各マイナーループ内のビット数（転播パターン
数）は、本の頁数に相当する。ＣＰＵからのデータが８
ビツトまたは１６ビツト単位とすると、その６４回また
は３２回分のデータが伝送される都度直列信号に変換さ
れ、こうして６４バイトのバブルが書込みライン２１上
に揃った所で一斉にマイナーループ１１〜１ｎに移され
、１真の書込みが終了する。まだデータがあればそれは
次頁に書込まれ、そして書込むべき頁はＣＰＵから指定
する。
磁気バブル記憶素子（デバイス）を複数（Ｎ）個並列に
用いるメモリシステムでは第１図のマイナーループをＮ
倍増設したように扱い、６４バイト／ページのデバイス
なら６４Ｎバイト／ページのデバイスとなる。従って前
記ＣＰＵから６４Ｎ回または３２Ｎ回伝送したデータを
一度にマイナーループへ格納することができ、またＣＰ
’Ｕからのデータをビット毎に各デバイスへ振り分ける
のでデバイスを等価的に高速化することができる。
用いるメモリシステムでは第１図のマイナーループをＮ
倍増設したように扱い、６４バイト／ページのデバイス
なら６４Ｎバイト／ページのデバイスとなる。従って前
記ＣＰＵから６４Ｎ回または３２Ｎ回伝送したデータを
一度にマイナーループへ格納することができ、またＣＰ
’Ｕからのデータをビット毎に各デバイスへ振り分ける
のでデバイスを等価的に高速化することができる。
例えばＣＰＵからのデータが８ビット単位でデバイス数
Ｎは８とすると、ＣＰＵからデータが送られる毎にそれ
を１ビツトずつ８個のデバイスへ割当ててしまうので、
デバイス動作速度は等価的に８倍になる。
Ｎは８とすると、ＣＰＵからデータが送られる毎にそれ
を１ビツトずつ８個のデバイスへ割当ててしまうので、
デバイス動作速度は等価的に８倍になる。
しかし複数のデバイスを並列に扱う従来方式ではページ
内字数が大になり、データブロックが大容量である場合
はよいとしても、小容量データの扱いが困る。即ちアク
セスはページ単位であるから、小容量データを書込もう
とすると多数の空きが生じる。また読出したいデータは
あるページのある部分のみということがよく生じ、この
場合は１ペ一ジ全体を読出して必要部分のみ抽出すると
いった操作が必要になり、無駄が多い。
内字数が大になり、データブロックが大容量である場合
はよいとしても、小容量データの扱いが困る。即ちアク
セスはページ単位であるから、小容量データを書込もう
とすると多数の空きが生じる。また読出したいデータは
あるページのある部分のみということがよく生じ、この
場合は１ペ一ジ全体を読出して必要部分のみ抽出すると
いった操作が必要になり、無駄が多い。
磁気バブルメモリ素子は多数のマイナーループを備える
ので該マイナーループの１つ、２つが欠陥ループで使用
できないというケースが発生しがちであり、これを救う
べくマイナーループを多少条目に製作しておき、欠陥ル
ープがあればそれは予備ループに切換えて使用するよう
にしている。
ので該マイナーループの１つ、２つが欠陥ループで使用
できないというケースが発生しがちであり、これを救う
べくマイナーループを多少条目に製作しておき、欠陥ル
ープがあればそれは予備ループに切換えて使用するよう
にしている。
か＼るデバイスではマイナーループのどれが欠陥ループ
かを示す情報を、また別のマイナーループ（ブートルー
プ）に格納しておき、メモリシステムの動作に当ってブ
ートループより欠陥ループ情報を読取り、それに従って
書込み、読取りデータの調整をする。動作中に新たに欠
陥ループが発生した場合は当該デバイスのブートループ
の欠陥ループ情報を更新する。このような処理の際は複
数デバイスに跨るページ全体のデータを読取り書込みす
る必要はなく、当該デバイスに対してのみそれを行なえ
ばよい。
かを示す情報を、また別のマイナーループ（ブートルー
プ）に格納しておき、メモリシステムの動作に当ってブ
ートループより欠陥ループ情報を読取り、それに従って
書込み、読取りデータの調整をする。動作中に新たに欠
陥ループが発生した場合は当該デバイスのブートループ
の欠陥ループ情報を更新する。このような処理の際は複
数デバイスに跨るページ全体のデータを読取り書込みす
る必要はなく、当該デバイスに対してのみそれを行なえ
ばよい。
発明の目的
本発明はか−る点に鑑みてなされたもので、磁気バブル
メモリ記憶素子の個々に所望期間アクセス可能にしよう
とするものである。
メモリ記憶素子の個々に所望期間アクセス可能にしよう
とするものである。
発明の構成
本発明は磁気バブル情報の書込手段と、磁気バブル情報
の続出手段と、メジャー・マイナーループを持つ磁気バ
ブル記憶素子の複数個とを備え、これらの磁気バブル記
憶素子は前記書込手段または続出手段により同時にアク
セスされる磁気バブル記憶装置において、前記磁気バブ
ル記憶素子の任意のもののみに任意の期間中、書込みま
たは読出しを行なう制御手段を設けたことを特徴とする
特許次に実施例を参照しながらこれを説明する。
の続出手段と、メジャー・マイナーループを持つ磁気バ
ブル記憶素子の複数個とを備え、これらの磁気バブル記
憶素子は前記書込手段または続出手段により同時にアク
セスされる磁気バブル記憶装置において、前記磁気バブ
ル記憶素子の任意のもののみに任意の期間中、書込みま
たは読出しを行なう制御手段を設けたことを特徴とする
特許次に実施例を参照しながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、第２図と同じ部分には
同じ符号が付されている。第２図と比べれば明らかなよ
うに本発明では書込み手段４２、読出し手段４３と磁気
バブル記憶素子３１〜３Ｎとの間に制御手段４５を設け
、記憶素子３１〜３Ｎを個々にもアクセス可能とする。
同じ符号が付されている。第２図と比べれば明らかなよ
うに本発明では書込み手段４２、読出し手段４３と磁気
バブル記憶素子３１〜３Ｎとの間に制御手段４５を設け
、記憶素子３１〜３Ｎを個々にもアクセス可能とする。
制御手段４５の書込み系の具体例を第４図に示す。５１
〜５Ｎ。
〜５Ｎ。
６１〜６ＮはＮ個のオアゲート、７０はゲート切換制御
回路（デコーダ）である。Ｇｅｔ〜ＧｅＮは各デバイス
のバブル発生器を書込みデータに従って制御する信号、
ＳＷは同様に各デバイスのバブル発生器をスワップデー
タに従って制御する信号、Ｓ／Ｐはデバイス３１〜３Ｎ
を並列（従来方式）または直列（任意の１つにのみアク
セス）に切換制御する信号、５ＥＬＩ〜ＳＥＬＭはデバ
イスの１つを選択する信号である。Ｎ、 Ｍには２Ｍ−
Ｎの関係がある。ＯＧｅ １〜０ＧｅＮ、０３ｗ１〜Ｏ
３ｗＮはオアゲートの出力である。第５図はこれらの信
号のタイムチャートである。
回路（デコーダ）である。Ｇｅｔ〜ＧｅＮは各デバイス
のバブル発生器を書込みデータに従って制御する信号、
ＳＷは同様に各デバイスのバブル発生器をスワップデー
タに従って制御する信号、Ｓ／Ｐはデバイス３１〜３Ｎ
を並列（従来方式）または直列（任意の１つにのみアク
セス）に切換制御する信号、５ＥＬＩ〜ＳＥＬＭはデバ
イスの１つを選択する信号である。Ｎ、 Ｍには２Ｍ−
Ｎの関係がある。ＯＧｅ １〜０ＧｅＮ、０３ｗ１〜Ｏ
３ｗＮはオアゲートの出力である。第５図はこれらの信
号のタイムチャートである。
第５図を参照しながら第４図の回路の動作を説明するに
、切換信号Ｓ／Ｐが並列を指示するしくロー）レベルで
あると制御回路７０の出力は全て〜Ｏ３ｗＮに等しい。
、切換信号Ｓ／Ｐが並列を指示するしくロー）レベルで
あると制御回路７０の出力は全て〜Ｏ３ｗＮに等しい。
この場合の書込み動作は前述の通りであり、８ビツト又
は１６ビツト単位でＣＰ Ｕ ４． ｌから送られるデ
ータはビット毎に各デバイスへ割振られ、各デバイス当
りでは直列信号に変換され、ページ単位で各デバイスの
マイナーループへ書込まれる。次に切換信号Ｓ／Ｐを直
列を指示するＨ（ハイ）レベルにすると、信号ＳＥＬ
１〜ＳＥＬＭで選択された１つのデバイスのゲート例え
ばオアゲー）５１．６１に対する選択出力Ｓ１のみＨ１
残りの出力８２〜ＳＮはＬになり、ゲート５１．６１を
開いてゲート５２〜５Ｎ、６２〜６Ｎを閉じる。こうし
て選択信号５ＥＬＩ〜ＳＥＩ、Ｍで選択したデバイス３
１にのみ書込みを行なうことができる。
は１６ビツト単位でＣＰ Ｕ ４． ｌから送られるデ
ータはビット毎に各デバイスへ割振られ、各デバイス当
りでは直列信号に変換され、ページ単位で各デバイスの
マイナーループへ書込まれる。次に切換信号Ｓ／Ｐを直
列を指示するＨ（ハイ）レベルにすると、信号ＳＥＬ
１〜ＳＥＬＭで選択された１つのデバイスのゲート例え
ばオアゲー）５１．６１に対する選択出力Ｓ１のみＨ１
残りの出力８２〜ＳＮはＬになり、ゲート５１．６１を
開いてゲート５２〜５Ｎ、６２〜６Ｎを閉じる。こうし
て選択信号５ＥＬＩ〜ＳＥＩ、Ｍで選択したデバイス３
１にのみ書込みを行なうことができる。
勿論この場合ＣＰ Ｕ ４．１からの書込みデータは制
御信号Ｇｅｌにのみ与える。従ってデバイスが１つのメ
モリシステムと同様になり、ＣＰＵ４１からの８ビツト
又は１６ビツト単位の書込みデータは全て直列に変換さ
れ、それが制御信号Ｇｅｌとなる。ＣＰＵからの書込み
データをＧｅｌ〜ＧｅＮに分配する、あるいはＧｅｌ〜
ＧｅＮの１つに与える、等の制御は書込み手段４２で行
なう。
御信号Ｇｅｌにのみ与える。従ってデバイスが１つのメ
モリシステムと同様になり、ＣＰＵ４１からの８ビツト
又は１６ビツト単位の書込みデータは全て直列に変換さ
れ、それが制御信号Ｇｅｌとなる。ＣＰＵからの書込み
データをＧｅｌ〜ＧｅＮに分配する、あるいはＧｅｌ〜
ＧｅＮの１つに与える、等の制御は書込み手段４２で行
なう。
読出しは選択したデバイスの１つのみ読出し動作を行な
い、当該デバイスの読出しデータが制御手段４５を通っ
て読出し手段４３に入力し、８ビツトまたは１６ビソト
単位でホストシステムへ転送される。
い、当該デバイスの読出しデータが制御手段４５を通っ
て読出し手段４３に入力し、８ビツトまたは１６ビソト
単位でホストシステムへ転送される。
発明の詳細
な説明したことから明らかなように、本発明によれば磁
気バブル記憶素子をＮ個並設したメモリシステムをＮ倍
されたページ内字数を持つバブルメモリシステムとして
、またその磁気バブル記憶素子の任意のもの単独に任意
の期間アクセス可能なメモリシステムとして動作させる
ことができ、甚だ有効である。
気バブル記憶素子をＮ個並設したメモリシステムをＮ倍
されたページ内字数を持つバブルメモリシステムとして
、またその磁気バブル記憶素子の任意のもの単独に任意
の期間アクセス可能なメモリシステムとして動作させる
ことができ、甚だ有効である。
第１図はメジャー・マイナーループの磁気バブル記憶素
子の概要を示す説明図、第２図は複数個の磁気バブル記
憶素子を持つメモリシステムの従来例を示すブロック図
、第３図は本発明の実施例を示すブロック図、第４図は
第３図の一部の具体例を示す回路図、第５図は動作説明
用のタイムチャートである。 図面で４２は書込み手段、４３は読出し手段、１１〜１
ｎはマイナーループ、２１．２２はメジャーループ、３
１〜３Ｎは磁気バブル記憶素子、４５は制御手段である
。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ０ υノＵノ（Ｉ）
子の概要を示す説明図、第２図は複数個の磁気バブル記
憶素子を持つメモリシステムの従来例を示すブロック図
、第３図は本発明の実施例を示すブロック図、第４図は
第３図の一部の具体例を示す回路図、第５図は動作説明
用のタイムチャートである。 図面で４２は書込み手段、４３は読出し手段、１１〜１
ｎはマイナーループ、２１．２２はメジャーループ、３
１〜３Ｎは磁気バブル記憶素子、４５は制御手段である
。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ０ υノＵノ（Ｉ）
Claims (1)
- 磁気バブル情報の書込手段と、磁気バブル情報の続出手
段と、メジャー・マイナーループを持つ磁気バブル記憶
素子の複数個とを備え、これらの磁気バブル記憶素子は
前記書込手段または続出手段により同時にアクセスされ
る磁気バブル記憶装置において、前記磁気バブル記憶素
子の任意のもののみに任意の期間中、書込みまたは読出
しを行なう制御手段を設けたことを特徴とする磁気バブ
ル記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170034A JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170034A JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061982A true JPS6061982A (ja) | 1985-04-09 |
| JPH0130239B2 JPH0130239B2 (ja) | 1989-06-16 |
Family
ID=15897378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170034A Granted JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061982A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146686A (en) * | 1979-04-27 | 1980-11-15 | Nec Corp | Magnetic bubble memory unit |
| JPS563486A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS563487A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS5677979A (en) * | 1979-11-29 | 1981-06-26 | Nec Corp | Magnetic bubble memory device |
| JPS5680878A (en) * | 1979-12-05 | 1981-07-02 | Nec Corp | Magnetic bubble storage device |
| JPS57111876A (en) * | 1980-12-29 | 1982-07-12 | Ricoh Co Ltd | Access control system of magnetic bubble memory |
-
1983
- 1983-09-14 JP JP58170034A patent/JPS6061982A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146686A (en) * | 1979-04-27 | 1980-11-15 | Nec Corp | Magnetic bubble memory unit |
| JPS563486A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS563487A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS5677979A (en) * | 1979-11-29 | 1981-06-26 | Nec Corp | Magnetic bubble memory device |
| JPS5680878A (en) * | 1979-12-05 | 1981-07-02 | Nec Corp | Magnetic bubble storage device |
| JPS57111876A (en) * | 1980-12-29 | 1982-07-12 | Ricoh Co Ltd | Access control system of magnetic bubble memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130239B2 (ja) | 1989-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2066527A (en) | Information processor with facilities for correcting data in a data store | |
| US4808985A (en) | Character pattern converting circuit | |
| JP2614493B2 (ja) | メモリ制御装置とメモリアレイの間の複数のアレイ制御信号線をプログラミングする装置 | |
| EP0139094B1 (en) | Raster scan digital display system with a multiple memory device comparator facility | |
| KR890002773A (ko) | 디지탈 비데오 신호의 기억 장치 및 그 방법 | |
| EP0134968A2 (en) | Memory access system in a computer accommodating an add-on memory | |
| JPS61112221A (ja) | 書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ド | |
| US4733392A (en) | Fail memory equipment in memory tester | |
| US5132670A (en) | System for improving two-color display operations | |
| US4653945A (en) | Rotary wheel printing apparatus with controllable hammer striking force | |
| JPS6061982A (ja) | 磁気バブル記憶装置 | |
| CA1087751A (en) | Method and apparatus for controlling a programmable logic array | |
| US4453227A (en) | Method and apparatus for transferring a bit pattern field into a memory | |
| JP3031581B2 (ja) | ランダムアクセスメモリおよび情報処理装置 | |
| US4658376A (en) | Magnetic bubble file system | |
| EP0358374B1 (en) | Data transfer between memories | |
| JP2970711B2 (ja) | タイムスロット入れ替え回路方式 | |
| JP2969645B2 (ja) | タイムスロット入替回路 | |
| JPS61156195A (ja) | イメ−ジデ−タ回転回路 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPH0279149A (ja) | 記録装置のデータ転送方式 | |
| JPS63164091A (ja) | メモリ・クリア方式 | |
| JPS5840277B2 (ja) | 磁気バブルメモリ制御方式 | |
| JPH11249958A (ja) | メモリ制御システム | |
| JPH06131519A (ja) | Ｉｃカード |