JPS6060765A

JPS6060765A - 半導体装置の製造方法

Info

Publication number: JPS6060765A
Application number: JP16817183A
Authority: JP
Inventors: Yutaka Okada; 豊岡田; Kenji Kaneko; 金子　憲二; Koichi Yamazaki; 幸一山崎; Takahiro Okabe; 岡部　隆博; Minoru Nagata; 永田　穣
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-09-14
Filing date: 1983-09-14
Publication date: 1985-04-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体集積回路に係り、特に、ＭＯ８集積回
路、或いは、ＭＯＳとバイポーラ共存集積回路に好適な
製造方法を提供するものである。

〔発明の背景〕

近年、集積回路の大規模化に伴ない、トランジスタはま
すます微細、高速になっている。ＭＯ８集積回路の高速
化のためには、ＭＯＳトランジスタの寄生容量、寄生抵
抗を減小させることが必須である。第１図（ａ）、　（
ｂ）に従来のＭＯＳトランジスタの構造を示す。第１図
（ａ）は断面図、第１図（ｂ）は平面図である。ｐチャ
ネルλ（ＯＳトランジスタを例にとって説明すると、１
００はｎ型半導体基板、１８．１９はソース、ドレイン
領域％　１５はゲートとなる多結晶シリコン、１０１は
酸化膜、７はフィールド酸化膜、１０２．　１ｏ３はソ
ース、ドレイン領域から電極全敗り出すためのコンタク
ト孔、２７．２８Ｖｉソース、ドレインの金属電極であ
る。ここで、第１図（ａ）、　（ｂ）の従来法のレイア
ウト・ルールについて考えてみる。まず、コンタクト孔
１０２，１０３がフィールド酸化膜７と重ならない様に
するために１１の余裕が必要である。

コンタクト孔がフィールド酸化膜と重なってしまうと、
コンタクト孔全開孔する際フィールド酸化膜の端部が後
退し、基板１００が露出するために、金属電極２７ある
いは２８と基板１００が導通してしまうからである。次
に、コンタクト孔自身の最小寸法はリングラフィ技術な
どで決まる。この寸法’ａ＝７ｚとする。また、金属電
極２７．２８が、コンタクト孔を完全におおう様にｔ３
の余裕をとらなければならない。更に、電極２７．２８
とゲート１５とが重ならない様にｔ４の余裕が必要であ
る。ソース、ドレイン電極とゲートの間の寄生容量を低
減させるためである。以上の様なルールを考慮すると、
ソース、ドレイン領域１８．１９の面積は、（４＋　ｔ２　＋Ａｓ　＋　ｔ４）　Ｘ　（２ｔ！＋　
４　）となる。

この面積に相当する接合容量がソースあるいは、ドレイ
ンと基板の間に入る。第１図（Ｃ）の等価回路にこの寄
生容量を示す。また、ソース、ドレインの領域１８．１
９の抵抗のために、ソース、ドレインに寄生抵抗ｒＤ、
ｒｓが入る。第１図（ｂ）から明らかな様に％電流は幅
ｔ２のコンタクトから流れ込み、幅（２ｔｌ＋ｔ２　）
のチャネル全域に広がる。

従ってコンタクト近傍では電流経路が狭いため抵抗ｒＤ
、ｒＢが大きくなる。これらの寄生容量と寄生抵抗が、
ＭＯＳ）ランジスタの高速動作に大きな障害となってい
る。従来のＭＯＳ）ランジスタの製法では、前述の様な
レイアウト上の余裕のために上記の寄生容量と寄生抵抗
が大きくなるという欠点があった。

〔発明の目的〕

本発明の目的は、従来のＭＯＳ）ランジスタの製法の欠
点を解消し、集積度の高いＭＯＳ）ランジスタの製法を
提供することにある。

〔発明の概要〕

本発明では、ソース或は、ドレインのコンタクト孔を、
フィールド酸化膜に対して自己整合で形成できる。その
ために、コンタクトとなる部分の上の酸化膜を薄くして
おき、コンタクト孔の開孔時には、この薄い酸化膜だけ
を除去する。この方法では、ソース或はドレインの電極
と基板との短絡を防止することもできる。又、本発明で
は１．寄生容量又は寄生抵抗を低減することもできる。

〔発明の実施例〕

以下、本発明の一実施例を第２図により説明する。ｎ型
半導体基板１００上に１００〜１００ＯＡ程度の酸化膜
５を形成し、更に窒化膜の様な耐酸化性絶縁膜（以下耐
酸化膜と呼ぶ）を５００〜２００ＯＡ程度形成する。次
に、所望の部分に耐酸化膜６を残し、酸化を行なえば、
耐酸化膜におおわれていない部分には厚い酸化膜７が形
成される。

この酸化膜はフィールド酸化膜と呼ばれ７０００人〜１
，５μｍ程度にするのが通常である。第２図（ａ）は以
上の工程を経た後の断面図である。次に耐酸化膜６を選
択的にエツチングして、同図（ｂ）の様にする。ここで
、耐酸化膜６をエツチングしてできた開孔部１２内は、
ＭＯＳ）ランジスタが形成される部分であり、薄い酸化
膜５が耐酸化膜６におおわれている部分が、ソース、ド
レインのコンタクト孔となる部分である。この場合、開
孔部１２内の薄い酸化膜５は、一度除去した後、再酸化
して、所望の厚さの酸化膜を形成してもよい。次に、多
結晶シリコン層１５を形成する。更に、開孔部１２内に
、多結晶シリコン層１５を残す様に、多結晶シリコンを
選択エツチングすると、同図（Ｃ）の様になる。多結晶
シリコン層１５は、１５００〜５０００人程度の厚さで
あ酸化不純物がドープされていても、されていなくても
よい。次に、ｐ型不純物をイオン打込みし、熱処理をす
れば、同図（ｄ）の様になる。ｐ型頭域１８．１９はソ
ース、ドレイン領域となる部分である。薄い酸化膜５だ
けを介して不純物が打込まれた部分は１８．１９の領域
が深くカリ、耐酸化膜６を介して不純物が打込ｉれた部
分は、１８．１９の領域が浅くなる。また、基板１００
のうち、多結晶シリコン１５でおおわれている部分にｒ
／ｉ、直接不純物が打込まれない。ゲートとなる多結晶
シリコンをマスクにしてソース、ドレイン領域を形成す
る方法は、自己整合でＭＯＳ）ランジスタを形成する方
法としてよく知られている。次に、酸化を行ない、酸化
膜２０を形成する。２０の厚さは１０００〜４０００人
程度にする。こ酸化、耐酸化膜６でおおわれている部分
は、酸化されないため、６の下にある酸化膜５は厚くな
らない。（同図（ｅ））。次に、耐酸化膜６を除去し、
更に、薄い酸化膜５を除去すると、ソース、ドレインの
コンタクト２４．２５が開孔できる。酸化膜５は薄いの
で、マスクを用いないでエツチングしても、酸化膜７，
２０は十分厚いままに保つことができる。この方法によ
れば酸化膜７の傾斜部分（バードビーク）が殆ど後退し
ないので、コンタクト孔を開孔させる際に基板１００が
露出することがなく、コンタクト孔２４゜２５は、酸化
膜７に対して自己整合で形成できる。

（同図（ｆ））。次に、同図（ｇ）の様に、電極２７゜
２８を形成するとλ４０Ｓトランジスタが完成する。

同図（ｈ）は、同図（ｇ）の平面パターンである。この
図にも示されている様に、コンタクト孔２４．２５は厚
い酸化膜に接して形成されている。従って、第１図に示
された合わせ余裕２１は不要となる。

故に、ソース、ドレイン領域１８．１９も、従来法より
小さく出来る。本特許によれば、ソース。

ドレインの面積は、（−１２＋１３＋７４）ＸＷｇとなる。

ここで、Ｗｇはゲート幅である。従来法と比べると、第
１図（ｌ］）の横方向の寸法は、ｔｌだけ小さくなる。

また、（ｈ）の縦方向寸法は、従来最小でも（２１１＋
　ｔｚ）であったが、本発明ではリソグラフィー技術で
可能な限り所望の寸法にまで縮小することができる。従
って、ソース、ドレイン領域１８．１９は従来法より大
幅に縮小でき、それに伴って寄生の接合容量も大幅に減
小できる。また、コンタクト孔がゲートと対向している
部分の長さはＷｇに等しくできるので、電流は、１８．
１９内を均一に流れる。従来法では、ゲート幅より、コ
ンタクトの寸法の方が小さい（第１図（ｂ））ので電流
はコンタクト部分から広がる様に流れる。この電流の流
れ方の相異により１本発明では、従来法に比べて、寄生
抵抗Ｔｏ、ｒｓが低減できる。

以上の様に本発明によれば、寄生容量、寄生抵抗の小さ
い非常に高速動作が可能なＭＯＳ）ランジスタを製造で
きる。

第３図に、本発明の第２の実施例を示す。多結晶シリコ
ンをバターニングしてゲートを形成する壕での工程は、
第１の実施例と同じである。即ち第２図（Ｃ）　ｔでの
工程を行々う。その後、ｐ型不純物をイオン打込みし、
ソース、ドレイン領域１８゜１９を形成する。この時、
打込みのエネルギーが低く、ｐ型不純物が耐酸化膜６を
貫通できない場合は、６の下にはｐｆｆｌ領域が形成さ
れない。そのため、第３図（ａ）の様々断面となる。次
に、酸化を行ない、酸化膜２０を形成する。更に、耐酸
化膜６を除去し、ｐ型不純物をイオン打込みして、熱処
理をすると、ｐ型領域２２が形成される。熱処理により
、ｐ型不純物が横方向にも拡散されるため、領域２２と
領域１８、領域２２と領域１９が接続されて、第３図（
ｂ）の様になる。次に、薄い酸化膜５を除去すると、コ
ンタクト孔２４．２５が形成されて、同図（ｅ）の様に
なる。なお、薄い酸化膜５の除去と、イオン打込みによ
り領域２２を形成する順を逆にしてもよい。次に、ソー
ス、ドレイ′ンの電極を形成すると、同図（ｄ）の様に
なり、ＭＯＳ）ランジスタが製造できる。本実施例でも
、ソース、ドレインのコンタクト２４．２５は、厚い酸
化膜７に接して形成きれる。そのため、第１の実施例と
同様に、本実施例でも寄生容量、寄生抵抗の小さな、高
速動作可能なＭＯＳ）ランジスタが製造できる。

第４図に、本発明の第３の実施例を示す。本実施例は、
第１或は第２の実施例で述べた高性能ＭＯ８）ランジス
タをバイポーラトランジスタと共存させる方法に関する
。ｐ型半導体基板（５〜５０Ωｃｒｎ）１上の所望の場
所に０３領域２とｐ型領域３を設け、ｎ型のエピタキシ
ャル層４を０．５〜２μｍ程度成長させる。エピタキシ
ャル層の成長時に、ｎ＋領領域ｐ型領域は表面方向に拡
散し、第４図（ａ）の様になる。次に、表面に１００〜
１０００人程度の酸化膜酸化形成し、更に、耐酸化膜６
を５００〜２０００人程度形成する酸化の後、耐酸化膜
６をバターニングすると同図（ｂ）の様になる。次に酸
化を行ない、７０００人〜１．５μｍ程度の厚いフィー
ルド酸化膜７を形成する。この時、ｐ型領域３が酸化膜
７の底面と接する様にすると、同図（Ｃ）の様になる。

次に、耐酸化膜６を除去し％ｐｎ型不純物イオン打込み
によシ、バイポーラトランジスタのベース領域８を形成
する。イオン打込み時には通常通り、ホトレジスト膜を
マスクとして用いることができる。次に、窒化膜等の耐
酸化膜９を５００〜２０００人程度設けると酸化４図（
ｄ）の様になる。次に、耐酸化膜９を選択的に除去し、
同図（ｅ）の様にする。バイポーラトランジスタのエミ
ッタとなる部分１０、コレクタ端子を形成する部分１１
、及びＭＯＳ）ランジスタのコンタクト孔以外の部分１
２の耐酸化膜が除去される。次に。

１０．１１の部分の薄い酸化膜５を除去し、多結晶シリ
コン層を１５００〜５０００人程度設ける。

ｎ酸化純物をドープした多結晶シリコンを設けてもよい
し、不純物を含まない多結晶シリコンを設ケタ後、バイ
ポーラトランジスタの部分だけ或は、全面にｎ型不純物
をドープしてもよい。次に、多結晶シリコンのバターニ
ングを行なう。この時、第４図（ｆ）の様に、１０．１
１の部分の露出したシリコンがおおわれる様にする。１
３．１４はそれぞれ、バイポーラトランジスタのエミッ
タ及びコレクタ電極取出しの多結晶シリコンであり、１
５はＭＯＳ）ランジスタのゲートである。次に、ｎ型不
純物をイオン打込みして、熱処理を行なうと、同図（ｇ
）の様にソース及びドレイン領域１８．１９が形成でき
る。この時の熱処理により、１３゜１４からｎ型不純物
が拡散し、ｎ型領域１６゜１７が形成される。１６はバ
イポーラトランジスタのエミッタ、１７はコレクタのオ
ーミック電極取出し領域である。なお、１６．１７はｎ
型不純物のイオン打込みの前に熱処理を行なうことによ
っても形成できる。次に、酸化を行ない、酸化膜２０を
形成すると、第４図（ｈ）の様になる。次に、耐酸化膜
のエツチングを行ない、薄い酸化膜５を介してｎ型不純
物をイオン打込みし、熱処理を行なう。これにより、第
４図（ｉ）に示した様にバイポーラトランジスタのベラ
フトベース２１と、ＭＯＳトランジスタのソース、ドレ
イン取出し領域２２が形成できる。次に酸化膜のエツチ
ングをすると、ヘ−ス・コンタクト孔２３、及びソース
、ドレインコンタクト孔２４．２５が開孔する。次に、
ベース電極２６％　ソース、ドレイン電極２７．２８を
形成すると第４図［有］）の様に、バイポーラトランジ
スタとＭＯＳ）ランジスタが完成する。同図（乃は、同
図（ｋ）の平面パターンである。コンタクト孔２３．２
４．２５は、厚い酸化膜７に接して、自己整合で形成さ
れる。本実施例では、第１．第２の実施例で述べた効果
に加えて、バイポーラトランジスタのベースコンタクト
孔も同時に、自己整合で形成できる。ベースコンタクト
はエミッタの両側に容易に形成でき、しかも、エミッタ
とベース電極の距離を短かくできるので、ベース抵抗も
低減される。高性能なＭＯＳ）ランジスタと、ベース抵
抗が小さく、低雑音で高速なバイポーラトランジスタが
共存できる点が本実施例の大きな利点である。

第５図に、本発明の第４の実施例を示す。本実施例は、
第１或は第２の実施例で述べた高性能ＭＯ８’）ランジ
スタをバイポーラトランジスタと共存させる方法に関す
る。第５図（ａ）に示したまでの工程は、第３の実施例
と同じである。第５図（ａ）と第４図（ａ）で対応する
番号は同じものを示す。次に、バイポーラ部分の薄い酸
化膜をエツチングして、ｎ型不純物を含んだ多結晶シリ
コン層を設ける。不純物を含まない多結晶シリコン層を
設けて、ｎ型不純物をドープしてもよい。更に、多結晶
シリコンをバターニングして、第５図（ｂ）の様にする
。

１３は、エミッタ電極となる多結晶シリコンであり、耐
酸化膜９との間に余裕をとる。しかし１合わせずれが生
じて、１３が９に重なる様になっても不都合は生じ々い
。１４は、コレクタ電極となる多結晶シリコンであり、
１５は、ゲートである。

次に、ＭＯＳ）ランジスタ部分に、ｐ低不純物をイオン
打込みし、熱処理を行なってソース、ドレイン領域１８
．１９を形成する。この熱処理によって、１３．１４か
らｎ型不純物が拡散し、ｎ型領域１６．１７が形成され
、同図（ｃ）の様に々る。

次に、酸化を行なって、同図（ｄ）の様に酸化膜２０を
形成する。次に、耐酸化膜９を除去し、ｐ低不純物をイ
オン打込みすれば、薄い酸化膜を介してｎ型領域が形成
される。更に、熱処理を行なうと、第５図（ｅ）の様に
なる。２１は、バイポーラトランジスタのグラフトベー
ス、２２．２３は、ＭＯＳトランジスタのソース、ドレ
イン領域となる。次に薄い酸化膜を除去し、コンタクト
孔を開孔させる。第５図（ｆ）の２３は、ベース・コン
タクト孔２４．２５は、ソース、ドレイン◆コンタクト
孔である。次に、ベース電極２６．ソース、ドレイン電
極２７．２８を形成すると、同図（−の様になる。同図
（ｈ）は、同図（鉛の平面パターンである。本実施例の
効果は、第３の実施例の効果と同じである。

以上の実施例で明らかにした様に、本発明によれば、寄
生容量と寄生抵抗の小さい、高速動作可能′／ｉ：Δ４
０Ｓトランジスタが形成できる。更に、ベース抵抗の小
さな、低雑音で高速なバイポーラ・トランジスタが容易
に共存できる。

【図面の簡単な説明】

第１図（ａ）は、従来の製法により形成される素子の断
面図、第１図（ｂ）は第１図（ａ）の平面図、第１図（
Ｃ）はその等価回路図、第２図（ａ）〜（ｇ）は第１の
実施例の工程断面図、第２図（ｈ）は第２図（ｇ）の平
面図、第３図（ａ）〜（ｄ）は第２の実施例の工程断面
図、第４図（ａ）〜（１０は第３の実施例の工程断面図
、第４図（１）は第４図（ト））の平面図、第５図（ａ
）〜（ｇ）は第４の実施例の工程断面図、第５図（ｈ）
は第５図（ｇ）の平面図である。１・・・半導体基板、２・・・ｎ型領域、３・・・ｎ型
領域、４・・・ｎ型領域、５・・・酸化膜、６・・・耐
酸化膜、７・・・酸化膜、８・・・ｎ型領域、９・・・
耐酸化膜、１０゜１１．１２・・・耐酸化膜開孔部、１
３，１４．１５・・・多結晶シリコン％　１６．１７・
・・ｎ型領域、１８゜１９・・・ｎ型領域、２０・・・
酸化膜、２１．２２・・・ｎ型領域、２３，２４．２５
・・・コンタクト孔、２６゜２７．２８・・・電極、１
０１・・・酸化膜、１ｏ２゜第　１１２′１（０２（Ｃ）葛　２　図（δ）（ｂン（（１）（ｔ）／Ｒ第２図＜ｅ）（ｆ）（Ｌｊ）％、３　図（０−）（（ｂ））− 第　４　図（注）（メン ■　４　口（ｅ）（グ）（え〕第　４　図 °循　５　図（６１，ン（Ｉ））（Ｃ）

Claims

【特許請求の範囲】１、半導体基板上に、薄い酸化膜を形成する工程と薄い
酸化膜を囲う様に厚い酸化膜を設ける工程と薄い酸化膜
の工部外をおおい、厚い酸化膜に延在する様に耐酸化膜
を設ける工程と、耐酸化膜におおわれていない前記薄い
酸化膜上の１部分に多結晶シリコン層を形成する工程と
、前記耐酸化膜全マスクとして選択酸化を行ない、前記
多結晶シリコン層表面を酸化すると同時に、多結晶シリ
コン層におおわれていない前記薄い酸化膜を厚くする工
程と、耐酸化膜全除去し、更に耐酸化膜下にあった薄い
酸化膜をマスクを用いずに除去する工程と、上記工程に
より開孔した部分に電極を設ける工程とを含むことを特
徴とする半導体装置の製造方法。２、上記多結晶シリコン層を形成する工程の前に、上記
耐酸化膜におおわれていない薄い酸化膜を選択的に除去
し、薄い酸化膜を除去しない素子と薄い酸化膜を除去し
た素子と全共存させる工程全追加し、薄い酸化膜を除去
した素子については、上記多結晶シリコンが半導体基板
と接続される様に形成されることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。