JPS6057978A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6057978A JPS6057978A JP58166982A JP16698283A JPS6057978A JP S6057978 A JPS6057978 A JP S6057978A JP 58166982 A JP58166982 A JP 58166982A JP 16698283 A JP16698283 A JP 16698283A JP S6057978 A JPS6057978 A JP S6057978A
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- Japan
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- semiconductor substrate
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- electrode
- gate electrode
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 9
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高速の半導体装置に関するものである。
従来例の構成とその問題点
第1図は、従来のショットキゲート型電界効果型トラン
ジスタの1つGaAs1用いたMESFETの構造図を
示したものである。1は半絶縁性GaAs基板、2はn
形活性層、3はソース電極、5はドレイン電極、4はゲ
ート電極を示す。又、6はゲート電極4とn形活性層2
のショットキー接合で生じる空乏層を示している。
ジスタの1つGaAs1用いたMESFETの構造図を
示したものである。1は半絶縁性GaAs基板、2はn
形活性層、3はソース電極、5はドレイン電極、4はゲ
ート電極を示す。又、6はゲート電極4とn形活性層2
のショットキー接合で生じる空乏層を示している。
動作は、ゲート電極4に加える電圧により、空乏層6の
厚さを変化させ、ソース電極3.ドレイン電極6間の活
性層2のコンダクタンスを変化させるものである。主に
このコンダクタンスの変化は、空乏層6の変化によるキ
ャリア濃度の変化によるものである。このために、キャ
リアの横方向の再分布が必要であり、そのためには、あ
る長さの時間を要する。
厚さを変化させ、ソース電極3.ドレイン電極6間の活
性層2のコンダクタンスを変化させるものである。主に
このコンダクタンスの変化は、空乏層6の変化によるキ
ャリア濃度の変化によるものである。このために、キャ
リアの横方向の再分布が必要であり、そのためには、あ
る長さの時間を要する。
発明の目的
本発明は、従来の電界効果型トランジスタよりさらに高
速の半導体装置を提供するものである。
速の半導体装置を提供するものである。
発明の構成
本発明は、高純度、高低抗層のi層を活性層として、そ
の−主面には活性層より電子親和力が小さいn形の層を
設け、活性層の界面にヘテロ接合による電子蓄積層が形
成されている。又、他の主而は、絶縁膜を介して電極が
設けられ、いわゆるhA I S構造となっており、活
性層界面にMISによる成子蓄積層が形成できるように
なってバる。
の−主面には活性層より電子親和力が小さいn形の層を
設け、活性層の界面にヘテロ接合による電子蓄積層が形
成されている。又、他の主而は、絶縁膜を介して電極が
設けられ、いわゆるhA I S構造となっており、活
性層界面にMISによる成子蓄積層が形成できるように
なってバる。
又、n形層の上にも電極が設けられ、2つの電極に電圧
倉ノJ目えることにより、活性層に生じるヘテロ接合に
よる電子蓄積層と、MISによる電子蓄積層のチャンネ
ルの切り換えを行なうことにより、従来の電界効果屋ト
ランジスタより高速の半導体装置を得るものである。
倉ノJ目えることにより、活性層に生じるヘテロ接合に
よる電子蓄積層と、MISによる電子蓄積層のチャンネ
ルの切り換えを行なうことにより、従来の電界効果屋ト
ランジスタより高速の半導体装置を得るものである。
実施列の説明
第2図は、本発明の一実施例の構造図全示したものであ
る。図において7,8はn+形GaAs層、9はキャリ
ア7農度が1012〜1014m−3の高純度、高抵抗
(i層)のGaAs層、10はキャリアIF度か10
〜10 tyn のn形Ga Alo、3AsO,7層
、13は第1のゲート電極に当るへ2電極、14は51
02 + S 13N4$の絶縁膜、16は第2のゲー
ト電極に当るA2電極、11,12はそれぞれn 形G
aAs層7,8とオーミック特性をとるAuGe金属か
らなるソース電極、ドレイン電極を示している。なおG
a Ano、 3As0.7層1oの厚さは通前第1の
ゲート電極13に加わる電圧が0■ですべて空乏化して
いる程度の厚さとする。
る。図において7,8はn+形GaAs層、9はキャリ
ア7農度が1012〜1014m−3の高純度、高抵抗
(i層)のGaAs層、10はキャリアIF度か10
〜10 tyn のn形Ga Alo、3AsO,7層
、13は第1のゲート電極に当るへ2電極、14は51
02 + S 13N4$の絶縁膜、16は第2のゲー
ト電極に当るA2電極、11,12はそれぞれn 形G
aAs層7,8とオーミック特性をとるAuGe金属か
らなるソース電極、ドレイン電極を示している。なおG
a Ano、 3As0.7層1oの厚さは通前第1の
ゲート電極13に加わる電圧が0■ですべて空乏化して
いる程度の厚さとする。
第3図(a)は第1.第2のゲート電極13.15にソ
ース電極11に対して電圧がOvでのエネルギー準位図
を示したものである。この状態では、da AQo3A
s、 7層10から、電子がGaAs活性層9に電子親
和力の差で供給され、ヘテロ界面に図中16で示した2
次元電子蓄積層のチャンネルが形成されている。一方、
絶縁膜14との界面には、成子蓄積層は形成されていな
い。このヘテロ界面の2次元電子蓄積層16はドナー不
純物から離れているため、低温で特に移動度が高り、7
7にで10〜10 i /V −式という値を示す。
ース電極11に対して電圧がOvでのエネルギー準位図
を示したものである。この状態では、da AQo3A
s、 7層10から、電子がGaAs活性層9に電子親
和力の差で供給され、ヘテロ界面に図中16で示した2
次元電子蓄積層のチャンネルが形成されている。一方、
絶縁膜14との界面には、成子蓄積層は形成されていな
い。このヘテロ界面の2次元電子蓄積層16はドナー不
純物から離れているため、低温で特に移動度が高り、7
7にで10〜10 i /V −式という値を示す。
第3図(b)は、第1のゲート電極13には、ソース電
極11に対して負の電圧−vg1を、第2のゲート電極
15にはノース電極11に対して正の電圧■g2を加え
た場合のエネルギー準位図を示したものである。
極11に対して負の電圧−vg1を、第2のゲート電極
15にはノース電極11に対して正の電圧■g2を加え
た場合のエネルギー準位図を示したものである。
第3図(a)で示した2次元電子蓄積層16に存在した
成子はポテンシャルの低いMIS界面に移って17で示
した新しい2次元電子蓄積層のチャンネルτ形成する。
成子はポテンシャルの低いMIS界面に移って17で示
した新しい2次元電子蓄積層のチャンネルτ形成する。
このhJ I S界面の電子蓄積層7は、ヘテロ界面の
電子蓄積層16に比して移動度は小さく、数千(yl/
V−ecのオーダである。v91゜v92の大きさを
適当に選ぶと、ヘテロ界面の成子蓄積層16とzA I
S界面の電子蓄積ノー17の電子数の変化がほとんど
なく、チャンネルの切り換えをすることかり能である。
電子蓄積層16に比して移動度は小さく、数千(yl/
V−ecのオーダである。v91゜v92の大きさを
適当に選ぶと、ヘテロ界面の成子蓄積層16とzA I
S界面の電子蓄積ノー17の電子数の変化がほとんど
なく、チャンネルの切り換えをすることかり能である。
又v92 をあ丑り大きくすると、ヘテロ界面に存在し
た電子数の他に、MIS構造により新たに蓄積される電
子が加わるために、成子数が増加する。よって、本発明
の半導体装置はドレイン電極12、ソース電極11に電
圧をかけながら、第1のゲート電極、第2のゲート電極
に加える成田を変化させることにより、第3図(a)
、 (b)に示したようにチャンネルを16から17.
17から16と切り換えることが可能で、それに伴なっ
て主に電子数の変化でなく移動度の変化でコンダクタン
スの変化を得ることができる。
た電子数の他に、MIS構造により新たに蓄積される電
子が加わるために、成子数が増加する。よって、本発明
の半導体装置はドレイン電極12、ソース電極11に電
圧をかけながら、第1のゲート電極、第2のゲート電極
に加える成田を変化させることにより、第3図(a)
、 (b)に示したようにチャンネルを16から17.
17から16と切り換えることが可能で、それに伴なっ
て主に電子数の変化でなく移動度の変化でコンダクタン
スの変化を得ることができる。
本発明の半導体装置のスイッチング時間は、2つのチャ
ンネル間の電子の遷移時間により決定されるfこめ、従
来の電界効果型トランジスタが、横方向のキャリアの再
分布の時間で決まるのに比して高速である。たとえば、
活性層9の厚さを300人として、電子の速度を2 X
107cry’ 8とすると、0.15psとなり、
従来のGa As ME S F E Tの真性スイッ
チング時間8psに比して高速である。
ンネル間の電子の遷移時間により決定されるfこめ、従
来の電界効果型トランジスタが、横方向のキャリアの再
分布の時間で決まるのに比して高速である。たとえば、
活性層9の厚さを300人として、電子の速度を2 X
107cry’ 8とすると、0.15psとなり、
従来のGa As ME S F E Tの真性スイッ
チング時間8psに比して高速である。
なお以上の説明では、GaAsとGa AQ As系の
場合について説明したが、他の化合物半導体でも実現で
きることはいうまでもない。
場合について説明したが、他の化合物半導体でも実現で
きることはいうまでもない。
発明の効果
以上のように本発明は、ヘテロ界面に生じる2次元電子
蓄積層と、mIs界面に生じる2次元電子蓄積層の2つ
のチャンネル間の切り換えにより、従来の電界効果型ト
ランジスタよりも高速の半導体装置を実現するものであ
る。
蓄積層と、mIs界面に生じる2次元電子蓄積層の2つ
のチャンネル間の切り換えにより、従来の電界効果型ト
ランジスタよりも高速の半導体装置を実現するものであ
る。
第1図は従来のMESFETの構造断面図、第2図は本
発明の一実施例の半導体装置の構造断面図、第3図(a
) 、 (b)は本発明の半導体装置のエネルギー準位
図である。 9 ・−=−i形(n−形orP−形) Ga As活
性層、10・・・・・・n形GaA2o3ASo、7層
、11−・−−−−ソース電極、12・・・・・・ドレ
イン電極、13・・・・・・第1のゲート電極、14・
・・・・・絶縁膜、15・・・・・・第2のゲート電極
、16・・・・・・ヘテロ界面の2次元成子蓄積層、1
7・・・・・MO8界面の2次元電子蓄積ノー。 代理人の氏名 弁理士 中 尾 敏 男 fff7)>
1名@1図 @2図 9
発明の一実施例の半導体装置の構造断面図、第3図(a
) 、 (b)は本発明の半導体装置のエネルギー準位
図である。 9 ・−=−i形(n−形orP−形) Ga As活
性層、10・・・・・・n形GaA2o3ASo、7層
、11−・−−−−ソース電極、12・・・・・・ドレ
イン電極、13・・・・・・第1のゲート電極、14・
・・・・・絶縁膜、15・・・・・・第2のゲート電極
、16・・・・・・ヘテロ界面の2次元成子蓄積層、1
7・・・・・MO8界面の2次元電子蓄積ノー。 代理人の氏名 弁理士 中 尾 敏 男 fff7)>
1名@1図 @2図 9
Claims (1)
- 高抵抗半導体基板の一生面に、前記半導体基板よりも電
子親和力の小さい半導体層を有し、前記半導体層の表面
に第1のゲート電極を、前記半導体基板の他の主面にゲ
ート絶縁膜を介して第2のゲート電極を有し、前記半導
体基板の側面には高濃度不純物層からなるソース領域お
よびドレイン領域が形成されており、前記半導体基板を
活性層として用いることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58166982A JPS6057978A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58166982A JPS6057978A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057978A true JPS6057978A (ja) | 1985-04-03 |
Family
ID=15841204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58166982A Pending JPS6057978A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057978A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241190A (en) * | 1991-10-17 | 1993-08-31 | At&T Bell Laboratories | Apparatus for contacting closely spaced quantum wells and resulting devices |
JP2007028919A (ja) * | 2005-07-22 | 2007-02-08 | Koichi Ito | 釣用ルアー |
-
1983
- 1983-09-09 JP JP58166982A patent/JPS6057978A/ja active Pending
Non-Patent Citations (1)
Title |
---|
JAPANESE JOURNAL OF APPLIED PHYSICS=1982 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241190A (en) * | 1991-10-17 | 1993-08-31 | At&T Bell Laboratories | Apparatus for contacting closely spaced quantum wells and resulting devices |
JP2007028919A (ja) * | 2005-07-22 | 2007-02-08 | Koichi Ito | 釣用ルアー |
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