JPS6057635B2 - プリセツト登録方式 - Google Patents

Description

【発明の詳細な説明】 本発明は各部門毎に記憶されているプリセット単価を用
いて登録を行うプリセット登録方式に関する。

ある部門に対してあらかじめ決められているプリセット
単価をメモリに記憶させておき、登録時にはその部門に
対応する部門別キーを操作するだけで前記単価を読み出
して登録するプリセット登録方式が行なわれている。

このようなプリセット登録方式では、予めメモリに記憶
させるプリセット単価は各部門毎に夫々１種類であるた
め、例えばレストランのように同一品であつても時間帯
によつて価格を変更する際には、プリセット単価が使用
できす、変更した価格を金額キーより入力しなければな
らない。本発明は上記事情に鑑みてなされたもので、切
換手段を設け、該切換手段によつて一つのプリセット単
価を決定し、このプリセット単価に基づいて登録を行う
プリセット登録方式を提供すること１を目的とする。

以下図面を参照して本発明の一実施例を時計機能付電子
式金銭登録機を例に説明する。

まず第１図により電子式金銭登録機の前面操作部１０の
構成について説明する。第１図において１１は商品の金
額等を置数する金額キー、１２は各商品に対する部門を
指定する部門別キー、１３ａは訂正キー、１３ｂは減算
キー、１３ｃは現在登録中のデータを一時退避あるいは
退避データを呼出すキ、１３ｄは不加算あるいは両替を
指定するキー、１３ｅは責任者番号を登録するキー、１
３ｆは日時データをセットするキー、１４は入金、出金
、クレジット等の信用売り、貸売りを指示する取引別キ
ー、１５は加算あるいはトータルを求める場合の小計キ
ー、１６は合計あるいは釣銭を求めレシートを発行する
ためのキーである。また、１７はモードスイッチで、「
ＯＦＦ」、「登録上「戻し」、「点検」、「精算」、「
設定」の各機能を切換選択する。上記モードスイッチ１
７における「ＯＦＦ」は金銭登録機を使用していない場
合、「登録」は通常の金銭収受操作を行う場合、「戻し
」は金銭登録機へ登録した金銭の一部を取消す場合、「
点検」は記憶データを破壊せずに読み出す場合、「精算
」は記憶データを読み出した後にクリアする場合、「設
定」はプリセット用のデータを設定する場合に使用され
る。

次に第２図により本発明のシステム構成について説明す
る。

第２図において２１はＣＰＵ（演算処理装置）で、この
ＣＰＵ２ｌにはメモリ回路２２及び時計回路２３がデー
タＤを転送するデータバスＤ取行アドレスＲＡを転送す
る行アドレスバスＲＢｌ列アドレスＣＡを転送する列ア
ドレスバスＣＢを介して接続されている。上記メモリ回
路２２及び時計回路２３はそれぞれ集積回路によつて構
成されており、ＣＰＵ２ｌから送られてくるチップイネ
ーブル信号ＣＥｌ，ＣＥ２によつてチップ指定が行われ
ると共に読出し／書込み信号Ｒ／Ｗ２によつて読出しあ
るいは書込みの指定が行われる。また、上記ＣＰＵ２ｌ
にはデータバスＤＢ及び列アドレスバスＣＢを介してＩ
／０ボート２４が接続される。このＩ／０ボート２４に
はＣＰＵ２ｌからオペレーション信号Ｊが与えられる。
そして、上記１／Ｏボート２４にはキー入力部２５、表
示部２６、印字部２７が接続される。上記キー入力部２
５は、キー操作を行つた場合、Ｉ／０ボート２４からの
タイミング信号？に従つてキー入力信号ＫＪをＩ／Ｏボ
ート２４内の入力用バッファ（図示せず）へ入力する。
また、表示部２６はＩ／０ボート２４からのディジット
信号ｘ及びＩ／Ｏボート２４の表示用バッファ（図示せ
ず）内のデータをデコードしたセグメント信号ＳＧに従
つて表示動作を行う。印字部２７は例えばラインプリン
タで、印字ドラムの印字位置信号．ＴをＩ／０ボート２
４へ送り、この印字位置信号ＴとＩ／０ボート２４の印
字用バッファ（図示せず）内のデータとの一致によつて
生じたハンマ駆動信号ＭＤによりハンマを駆動し、レシ
ート用紙並びにジャーナル用紙に対する印字を行つてい
・る。さらに、上記ＣＰＵ２ｌには列アドレスバスＣＢ
を介してアラーム回路２８が接続される。このアラーム
回路２８はＣＰＵ２ｌからオペレーション信号Ｊによつ
て動作が指令され、列アドレスＣＡをデコードしてアラ
ーム信号を発生し、スピーカ２９を駆動する。次に第３
図ないし第６図により上記ＣＰＵ２ｌ、時計回路２３、
メモリ回路２２の詳細について説明する。

第３図はＣＰＵ２ｌの詳細を示す回路ブロック図で、図
中３１は各種マイクロ命令がストアされている制御部で
ある。そして該制御部３１からは、後述する演算用メモ
リであるＲＡＭ３２の被演算数を記憶しているレジスタ
の行アトレスを指定する信号ＳＵｌ演算数を記憶してい
るレジスタの行アドレスを指定する信号ＦＵｌ被演算数
を記憶しているレジスタの列アドレスあるいは処理開始
列アトレスを指定する信号ＳＬ及び演算数を記憶してい
るレジスタの列アドレスあるい７は処理終了列アドレス
を指定する信号ＦＬｌ数置コード信号ＣＯｌ演算命令、
転送命令等のオペレーションコード０Ｐ１自己の次アド
レス指定する信号ＮＡが各々バスラインａ−ｇを介して
並列的に出力している。そして、バスラインｇを介して
出力する信号ＮＡは、アドレス変換回路３０を介してバ
ッファレジスタ３３に一時的に記憶される。バッファレ
ジスタ３３の出力は、アドレス部３４に入力する。この
アドレス部３４は、バッファレジスタ３３から入力され
る信号に従つて制御．部３１のアドレス指定を行なう。
また、オペレーションコード０Ｐはバスラインｆを介し
てオペレーションデコーダ３５に供給される。このオペ
レーションデコーダ３５はオペレーションコード０Ｐを
デコードしてタイミング制御回路３６へ与える。このタ
イミング制御回路３６は、オペレーションデコーダ３５
からの指令及びタイミング信号発生回路３７から与えら
れるタイミング信号に従つてゲート制御信号がゲート回
路３８，３９へ、アップ／ダウンカウント指令がカウン
タ４０へ、一致検出指令が一致回路４１へ、加算／減算
指令がアダー回路４６へ、判断指令がアドレス変換回路
３０へ、読出し／書込み指令Ｒ／Ｗ１がＲＡＭ３２へ出
力される。更に、読出し／書込み指令Ｒ／Ｗ２がメモリ
回路２２及び時計回路２３へ、オペレーション信号Ｊが
Ｉ／０ボート２４及びアラーム回路２８へ出力される。
しかして、上記制御部３１からの出力される行指定アド
レスＳＵ及びＦＵは、各々バスラインＡ，ｂを介してゲ
ート回路３８に印加され、これらゲート回路３８の出力
は、バスラインｈを介してＲＡＭ３２の行アドレス入力
端子ＵＡに入力する。

また、制御部３１からの出力されるＲＡＭ３２の列アド
レスあるいは処理開始列指定アドレスＳＬ及び列アドレ
スあるいは処理終了列指定アドレスＦＬはそれぞれバス
ラインＣ，ｄを介してゲート回路３９に加えられる。そ
して、上記ゲート回路３９の出力はバスラインｉに出力
され、ＲＡＭ３２の列アドレス入力端子ＬＡに入力する
と共に、列アドレスＣＡとして外部に出力される。また
、上記ゲート回路３９の出力は、カウンタ４０へ供給さ
れる。このカウンタ４０は、所定のタイミング信号によ
りカウント動作を行うもので、通常はタイミング信号が
入力される毎に１ずつカウトアツプするが、タイミング
制御回路３６からダウンカウント指令が与えられた場合
にはタイミング信号が入力される毎に１ずつダウンカウ
ントする。そして、上記カウンタ４０の出力はＲＡＭ３
２の列アドレス入力端子ＬＡ及び上記外部へ加えられる
と共に一致回路４１の一方の入力端に加えられる。この
一致回路４１の他方の入力端には制御部３１からバスラ
インｄに出力される処理終了列指定アドレスＦＬが与え
られる。この一致回路４１の一致出力はタイミング制御
回路３６へ入力される。一方上記演算用メモリであるＲ
ＡＭ３２は、例えばＡ，Ｂ，Ｃ，Ｄのレジスタが設けら
れている。

このレジスタＡ，Ｂ，Ｃ，Ｄは前記行指定アドレスＦＵ
あるいはＳＵより出力される行アドレスによつてアドレ
ス指定される。また、上記各レジスタの桁は前記列指定
アドレスＦＬあるいはＳＬによつて指定され、読出し、
書込みはタイミング制御回路３６から出力される読出し
／書込み指令Ｒ／Ｗ１により指定される。しかして、上
記行及び列アドレスによりアドレス指定された演算数、
被演算数、あるいは転送等のために読出されたデータは
、出力端子０Ｄより並列４ビットのデータとして出力さ
れ、ゲート回路４２を介してラッチ回路４３，４４へ送
られる。そして、上記ラッチ回路４３の出力は、ゲート
回路４５を介してアダー回路４６の入力端ｂに供給され
ると共にバッファ４７へ送られる。このバッファ４７は
所定のタイミング信号により入力信号を読込むもので、
その出力は行アドレスＲＡとして外部に出力される。ま
た、上記ラッチ回路４４の出力はゲート回路４８を介し
てデータバスＤＢに出力されると共にアダー回路４６の
入力端ａ及び所定のタイミング信号により読込み動作を
行うバッファ４９に加えられる。このバッファ４９に貯
えられたデータはデコーダ５０によりデコードされ、チ
ップイネーブル信号ＣＥｌ，ＣＥ２として外部に出力さ
れる。また、上記アダー回路４６の出力端℃から出力さ
れるキャリー信号はアダー回路４６の出力端ｄか゜らオ
ア回路５１を介し取出されるデータと共にアドレス変換
回路３０へ入力される。さらに、アダー回路４６の出力
端ｄから出力されるデータは、データバスＤＢを介して
外部から入力されるデータと共にゲート回路５２に加え
られ、このゲート回路５２の出力はＲＡＭ３２のデータ
入力端１Ｄに加えられる。上記ゲート回路５２及び前記
ゲート回路３８，３９，４２，４５，４８は、タイミン
グ制御回路３６から出力される信号によつて制御される
。ｊ 第４図は時計回路２３の詳細を示す回路図で、図
中６１は例えば３２ｋＨｚの基準パルス信号を発生する
発振器であり、その発振出力は、分周カウンタ６２へ送
られて分周される。

この分周カウンタ６２は例えば１５ビットで構成され、
入力される・３２ｋＨｚの信号を順次分周し、最終的に
１Ｈｚの信号まで分周する。そして、上記分周カウンタ
６２において分周された８ｋＨｚ，４ｋＨｚのビット出
力はアンド回路６３、２ｋＨｚ〜２５６Ｈｚのビット出
力はアンド回路６４、１２８Ｈｚ〜３２Ｈｚのビット出
力はアンド）回路６５、１６Ｈｚ〜１Ｈｚのビット出力
はゼロ検出回路６６に加えられる。このゼロ検出回路６
６は分周カウンタ６２の１６Ｈｚ〜１Ｈｚの全ビット出
力がゼロになつた状態を検出して゜“１゛信号を出力す
るもので、その検出出力はアンド回路６３〜６５にゲー
ト制御信号として加えられる。そして、上記アンド回路
６３の出力はビットデコーダ６７、アンド回路６４の出
力はデジットデコーダ６８、アンド回路６５の出力はワ
ードデコーダ６９に加えられる。しかして、上記デジッ
トデコーダ６８及ｌびワードデコーダ６９の出力はコン
トロール回路７０へ入力される。そして、デジットデコ
ーダ６８の出力は、列アドレスとしてＣＰＵ２ｌから送
られてくる列アドレスＣＡと典にゲート回路７１ｂへ入
力される。また、ワードデコーダ６９はアンド回路６５
を介して入力される分周カウンタ６２の１２８Ｈｚ及び
６４Ｈｚのビットを出力する出力ラインＡ，ｂを備えて
おり、出力ラインから出力される信号は読出し／書込み
命令としてゲート回路７１ｃへ加えられ、出力ラインｂ
から出力される信号は行アドレスとしてゲート回路７１
ａに加えられる。また上記ゲート回路７１ｃにはＣＰＵ
２ｌからの読出し／書込み命令Ｒ／Ｗ２及びチップイネ
ーブル信号ＣＥ２がアンド回路８６を介して入力され、
ゲート回路７１ａにはＣＰＵ２ｌから行アドレスＲＡが
入力される。上記ゲート回路７１ａ〜７１ｃは、ゼロ検
出回路６６から送られてくるゼロ検出信号によつてゲー
トの切換えが行わわれるもので、ゼロ検出信号が“０゛
の場合はＣＰＵ２ｌからのＣＡ，ＲＡ，Ｒ／Ｗ２，ＣＥ
２を選択して出力して、ゼロ検出信号が゜“１゛の場合
はデジットデコーダ６８及びワードデコーダ６９からの
信号を選択して出力する。上記ゲート回路７１ａ〜７１
ｃの出力はアラーム設定データ及び現在時刻を記憶する
ＲＡＭ７２へ入力される。このＲＡＭ７２は例えば第５
図に示すように２行Ｆ列の構成となつており、０行目に
は１１列〜０列に年・月・日・時・分・秒の現在の日付
け及び時刻データが書込まれると共に１５列〜１２列に
１叫・時・１紛・分のタイマ説定データが書込まれる。
また、ＲＡＭ７２の１行目には１５列、１４列に１０３
時・ｌσ時のタイマ設定データ、１Ｊ列〜２列に３種の
アラームＡＩ−Ｊ−ＡＬｌの時及び分の時刻データ、０
列目にアラームフラグＡＬＦが書込まれる。このアラー
ムフラグＡＬＦは、アラーム設定データＡＬｌ〜Ａｌ，
３が現在時刻に一致したか否かを示すもので、０列内の
３ビットを利用してアラーム設定データＡＬｌ〜Ａ！が
現在時刻に一致した場合にその対応するビットに４６ｒ
゛信号をセットする。上記のように構成されたＲＡＭ７
２には、第４図に示すようにデータバスＤＢにより送ら
れてくる書込みデータがゲート回路７３ａを介して入力
され、読出しデータはゲート回路７３ｂを介してＰ−Ｓ
（並列一直列）変換回路７４へ送られると共にオール“
１゛書込み回路７５へ入力される。このオ−ルー゜゜１
゛書込み回路７５は前記ゼロ検出回路６６に同期して動
作し、ゼロ検出信号が“゜１゛となり、時計回路２３が
ＲＡＭ７２のアクセスを行つている際にビジー信号を発
生するもので、その出力はデータバスＤＢに送り出され
る、ＣＰＵ２ｌは時計回路２３のＲＡＭ７２をアクセス
する際は、上記オール“１゛書込み回路７５の出力信号
からの時計回路２３の動作状態を判断し、時計回路２３
がＲＡＭ７２を使用していない時にＲＡＭ７２へのアク
セスを行う。しかして、上記Ｐ−Ｓ変換回路７４の出力
は、一致回路７６に加えられると共に、ワードデコーダ
６９の出力によつて制御されるゲート回路７７を介して
４桁のシフトレジスタ７８ａへ入力される。

このシフトレジスタ７８ａの出力は一致回路７６へ送ら
れると共に１１桁のシフトレジスタ７８ｂへ入力される
。このシフトレジスタ７８ｂは、各ビット出力がコント
ロール回路７０へ送られると共に最終ビット出力がハー
フアダー７９の入力端ａに入力される。また、このハー
フアダー７９の入力端ｂにはコントロール回路７０から
＋１信号がオア回路８０を介して入力される。ハーフア
ダー７９のキャリー出力は、１ビットの遅延回路８１及
びオア回路８０を介して自己の入力端ｂに加えられる。
そして、ハーフアダー７９の加算出力は、１桁（４ビッ
ト）のシフトレジスタ７８ｃへ入力される。このシフト
レジスタ７８ｃは各ビット出力がコントロール回路７０
へ送られると共に最終ビット出力がゲート回路７７を介
してシフトレジスタ７８ａに戻される。上記各シフトレ
ジスタ７８ａ〜７８ｃによつて計時レジスタ７８が構成
され、前記ビットデコーダ６７から出力されるタイミン
グパルスによつて動作が制御される。そして、前記一致
回路７６の出力は一致出力記憶用のフリップフロップ８
２ａ〜８２ｃへ入力される。これらのフリップフロップ
８２ａ〜８２ｃはコントロール回路７０からの信号によ
つて動作タイミングが制御されるものでそれぞれ異なる
タイミングで動作するようになつている。すなわち、Ｒ
ＡＭ７２に記憶させた３種のアラームデータと現在時刻
との一致不一致をフリップフロップ８２ａ〜８２ｃに記
憶させるようにしている。上記フリップフロップ８２ａ
〜８２ｃの出力は、コントロール回路７０によつてゲー
ト制御される出力ゲート８３及びゲート回路８４を介し
てＳ−Ｐ（直列一並列）変換回路８５へ送られる。また
、このＳ−Ｐ変換回路８５にはシフトレジスタ７８ｃの
出力がゲート回路８４を介して入力される。上記Ｓ−Ｐ
変換回路８５は入力される直列データを並列データに変
換してゲート回路７３ａを介してＲＡＭ７２へ送出し、
現在時刻及びアラームフラグＡＬＦの書込みを行う。ゲ
ート回路７３ａ，７３ｂはゼロ検出回路６６から送られ
てくるゼロ検出信号によつてゲートの切換えが行なわれ
るもので、ゼロ検出信号が“゜０゛の場合はデータバス
ＤＢに対するデータの授受が行われるようにゲートを切
換え、ゼロ検出信号が゛゜１゛の場合はＰ一Ｓ変換回路
７４及びＳ−Ｐ変換回路８５に対するデータの授受が行
われるようにゲートを切換える。上記のように構成され
た時計回路２３は、最初、キー入力部２５におけるキー
操作に従つて現在の日付け及び時刻データが書込まれる
。

すなわち、キー入力部２５において、日付け及び時刻設
定のキー操作を行うことにより、゛Ｉ／０ボート２４内
の入力用バッファ（図示せず）にデータが入力される。
ＣＰＵ２ｌは前記入力用バッファ内のデータをＲＡＭ３
２へ書き込み、時計回路２３のオール“゜１゛書込み回
路７５からビジー信号が出力されているか否かを検出す
る。この時、ビジー信号が無ければＣＰＵ２ｌからチッ
プイネーブル信号ＣＥ２、書込み命令Ｒ／Ｗ２、行アド
レスＲＡｌ列アドレスＣＡと共に日付け及び時刻データ
がＲＡＭ７２に入力され、０行目の１１列〜０列に現在
の年・月・日・時・分・秒のデータが書込まれる。また
、ＲＡＭ７２には同様にしてアラームデータＡＬ，ｌ〜
ＡＬ３、タイマデータＴＭ等の書込みが行われる。そし
てゼロ検出回路６６でオール“゜０゛が検出され、ゼロ
検出信号が“１゛となると、ゲート回路７１ａ〜７１ｃ
，７３ａ，７３ｂが時計回路２３間のデータを授受する
ように切換えられ、計時動作が開始される。すなわち、
発振器６１から出力される基準パルス信号は分周カウン
タ６２で分周され、所定の分周出力がアンド回路６３〜
６５及びゼロ検出回路６６へ入力される。このゼロ検出
回路６６は分周カウンタ６２の１６Ｈｚ〜１Ｈｚの全ビ
ット出力が゜゜０゛になつた状態を検出して゜゜１゛信
号を出力する。上記分周カウンタ６２の１６Ｈｚ〜１Ｈ
ｚのビット出力は、１秒毎に１１３鍬間だけ全ビットが
゜“０゛となり、その時ゼロ検出回路６６から“゜１゛
信号が出力されてアンド回路６３〜６５のゲートが開か
れる。この結果分周カウンタ６２の所定のビット出力が
アンド回路６３〜６５を介してデコーダ６７〜６９へ入
力され、各デコーダ６７〜６９から各回路へタイミング
信号アドレスデータが送られる。すなわちビットデコー
ダ６７の出力は計時レジスク７８へシフト信号として送
られ、デジットデコーダ６８の出力はコントロール回路
７０へタイミング信号として送られると共にゲート回路
７１ｂを介してＲＡＭ７２へ列アドレスとして送られる
。また、ワードデコーダ６９の出力はコントロール回路
７０へタイミング信号として送られると共にゲート回路
７７へ動作信号として送られる。さらに、ワードデコー
ダ６９のラインＡ，ｂから出力される信号は、読出し／
書込み指令、行アドレスとしてゲート回路７１ｃ：７１
ａを介してＲＡＭ７２へ送られる。しかして、ゼロ検出
回路６６から゜゜１゛信号が出力されている間、分周カ
ウンタ６１の１２８Ｈｚ〜３２Ｈｚのビット出力は「０
０旧〜「１１月まで８段階変化する。この８段階のうち
例えば最初の４段階のデータすなわち、１２８Ｈｚ及び
６４Ｈｚのビットが「００」「１０」「０月「１月と４
段階変化することを利用してＲＡＭ７２に対するデータ
の読出し、書込みが行われる。ワードデコーダ６９は、
分周カウンタ６１の１２８Ｈｚ，６４Ｈｚのビット出力
に対応して出力ラインＡ，ｂから「００」〜「１１」ま
での４種の信号を出力する。まず、最初はワードデコー
ダ６９の出力ラインＡ，ｂの出力は共に゜“０゛５であ
り、読出しコードでＲＡＭ７２の０行目がアドレス指定
されると共にデジットデコーダ６８の出力により列アド
レスが指定される。このためＲＡＭ７２の０行目の日付
け及び時刻データが読出され、ゲート回路７３ｂ及びＰ
−Ｓ変換回路７４を介して直列データに変換され、ゲー
ト回路７７を介して計時レジスタ７８へ入力される。そ
して、コントロール回路７０の制御により、ハーフアダ
ー回路７９において秒データに＋１される。次にワード
デコーダ６９の出力ラインａから出力される信号が゜“
１゛になり、ＲＡＭ７２に書込み指令を与える。この結
累計時レジスタ７８に読出されて＋１秒された日付け及
び時刻データがＲＡＭ７２に書込まれる。なお、上記十
１秒の動作によつて桁上げを生じた場合はコントロール
回路７０の制御によつて桁上げ処理が行われる。次にワ
ードデコーダ６９の出力ラインＡ，ｂの出力が「０１」
に変化すると読出しモードでＲＡＭ７２の１行目が指定
され、１行目に記載されているアラームデータＡＬｌ〜
ＡＩ−Ｊが読出される。このアラームデータＡＬｌ〜Ａ
Ｉ−Ｊはゲート回路７３ｂ及びＰ−Ｓ変換回路を介して
一致回路７６へ加えられる。また、この時一致回路７６
には計時レジスタ７８に循環保持されている時及び分の
現在時刻がシフトレジスタ７８ａから入力される。一致
回路７６はＲＡＭ７２から読出したアラームデータＡＬ
ｌ〜ＡＩ−Ｊを現在時刻と順次比較し、一致した場合に
対応するフリップフロップ８２ａ〜８２ｃに“６ｒ゛を
セットする。次いでワードデコーダ６９の出力ラインＡ
，ｂの出力が「１月に変化するとＲＡＭ７２は１行目が
指定されている状態で書込みモードに変わり、フリップ
フロップ８２ａ〜８２ｃの出力が出力ゲート８３、ゲー
ト回路８４、Ｓ−Ｐ変換回路８５、ゲート回路７３ａを
介してＲＡＭ７２へ送られ、その１行目０列のアラーム
フラグＡＬＦに書込まれる。従つてＣＰＵ２ｌはこのア
ラームフラグの内容を調べることによつて現在時刻がア
ラーム時刻に達したか否かを判定することができる。以
下同様にして１秒毎に＋１秒の計時動作及びアラームデ
ータと現在時刻との一致検出が行われる。第６図は第２
図におけるメモリ回路２２の記憶内容を示すものである
。

メモリ回路２２は１桁１６列の構成で、０行目〜７行目
の各行の０列目〜７列目に部門０１〜部門μｓの部門別
売上合計が記憶される。更にＯ〜７行目の１５〜１２列
目には部門０１〜銘の商品の第１の単価Ｐｌａ−Ｐ８ａ
が、１１〜８列目には部門０１〜μｓの商品の第２の単
価Ｐｌｂ〜Ｐ８ｂが記憶される。また、メモリ回路２２
の８行目の１２〜１５列目には切換時刻ＣＨＴが記憶さ
れる。その他の領域には取引別合計等が記憶される０ｃ
上記構成における本発明の動作を説明する。

金額を置数せずに部門別キー１２を操作すると、第７図
フローのステップａで示すように、時計回路２３のＲＡ
Ｍ７２内の現在時刻ＣＬＫを読み出し、ＣＰＵ２ｌのＡ
レジスタへ入力する。次に、ステ，ノブ６でメモリ回路
２２内のＲＡＭから切換時刻ＣＨＴを読み出し、ＣＰＵ
２ｌのＢレジスタへ入力する。次に、ステップｃ′Ｃ−
Ａレジスタ内の現在時刻ＣＬＫ（時分データ）よりＢレ
ジスタ内の切換時刻ＣＨＴ（時分データ）を減算し、そ
の減算結果によつて現在時亥１１ＣＬＫと切換時刻ＣＨ
Ｔの大小を比較する。現在時刻ＣＬＫが切換時亥臆ＨＴ
に達していなければステップｄに進み、操作された部門
別キー１２に対応する部門内の第１のプリセット単価Ｐ
Ｎａ（Ｎ＝１〜８）をメモリ回路２２より読み出し、Ｃ
ＰＵ２ｌ内のＡレジスタへ入力する。上記ステップｃで
現在時刻ＣＬＫが切換時刻ＣＨＴに達していればステッ
プｅに進み、操作された部門別キー１２に対応する部門
内の第２のプリセット単価ＰＮｂ（Ｎ＝１〜８）をメモ
リ回路２２より読出し、ＣＰＵ２ｌ内のＡレジスタへ入
力する。上記ステップｄまたはｅの処理終了後ステップ
ｆに示す登録処理を行う。即ち、Ａレジスタへ入力され
た値をプリセット単価として、操作された部門別キー１
２に対応する部門内の部門別売上合計に加算される。更
に、上記プリセット単価をＩ／０ボート２４を介して表
示部２６にて表示すると共に印字部２７で印字される。
上記実施例ではプリセット単価を各部門毎に２個記憶し
、切換時刻によつていずれかのプリセット単価を使用す
るようにしたが、記憶するプリセット単価は２個以上で
もよい。

この場合、切換時刻プリセット単価の記憶数に従つて複
数個記憶する。次に、他の実施例について説明する。

第８図はこの場合のメモリ回路２２内のＲＡＭの記憶領
域を示す。０〜７列の０〜７行には各行毎に部門別売上
合計を記憶し、８〜１１列の０〜７行には各行毎に個数
が記憶され、１２〜ｂ列の０〜７行の各行には各行毎に
プリセット単価Ｐ１〜Ｐ７が記憶される。

更に８行の１２〜１５列には切換時刻ＣＨＴが、８〜１
１列には割引率を示す定数ＣＯＮが記憶される。第９図
はこの実施例の動作を説明するフローである。金額を置
数せずに、部門別キー１２を操作すると第９図ステップ
ｇに示すように、時計回路２３内のＲＡＭ７２より現在
時突ＲＬＫを読み出し、ＣＰＵ２ｌのＢレジスタへ入力
する。次にステップｈでメモリ回路２２内のＲＡＭより
切換時刻ＣＨＴを読み出し、ＣＰＵ２ｌのＣレジスタへ
入力し、更に次のステップｉでメモリ回路２２内のＲＡ
Ｍより操作さ昨た部門別キー１２に対応する部門のプリ
セット単Ｗ′Ｎ（Ｎ＝１〜８）を読み出し、ＣＰＵ２ｌ
のＡレジスタへ入力する。次のステップｊでは、Ｂレジ
スタ内の現在時刻ＣＬＫからＣレジスタ内の切換時刻Ｃ
ＨＴが減算され、この減算結果によつて現在時刻ＣＬＫ
が切換時亥！１ＣＨＴに達したか否かを判断する。現在
時刻ＣＬＫが切換時刻ＣＨＴに達していればステップｋ
に示すように、メモリ回路２２内のＲＡＭより定数ＣＯ
Ｎを読み出してＣＰＵ２ｌのＢレジスタへ入力する。次
に、ステップｌでＡレジスタ内のプリセット単価がＢレ
ジスタ内の定数ＣＯＮで示す割引率分だけ値引されて、
この値がＡレジスタへ入力される。このステップ１が終
了すると次のステップｍの処理が行なわれる。また上記
ステップｊで現在時刻ＣＬＫが切換時刻ＣＨＴに達して
いない場合もステップｍへ進む。このステップｍではＡ
レジスタ内の値を単価をする登録処理が行なわれる。即
ち、操作された部門別キー１２に対応する部門の部門別
売上合計がメモリ回路２２内のＲＡＭより読み出され、
Ａレジスタ内の単価と加算された後、再びメモリ回路２
２内のＲＡＭへ書き込まれる。また上記単価はＩ／０ボ
ート２４を介して表示部２６にて表示されると共に印字
部２５で印字される。上記実施例では割引率を定数とし
て記憶させたが、割増率、値引、加算等の定数を記憶す
るようにしてもよい。

このように定数を記憶すればプリセット単価を複数個記
憶する必要はないため、メモリの記憶容量を少なくする
ことができる。上述の２つの実施例では時刻によつて自
動的にプリセット単価を変更するようにしたので、レス
トラン等のサービスタイムのように時間によつてプリセ
ット単価が変わる場合でもプリセット単価の変更が自動
的に行なわれるため非常に便利であるが、切換手段は必
ずしも時刻に限らず、スライドスイッチ等の手動による
切換手段でも本発明の目的は達成される。以上のように
、本発明は切換手段によつて一つのプリセット単価を決
定し、このプリセット単価に基づいて登録を行うもので
、プリセット単価を種々変更する場合にも、切換手段に
よつていずれかを選択することによつてプリセット登録
が可能となり、操作性を損うことなく、種種のプリセッ
ト単価に対する登録ができる。

【図面の簡単な説明】

第１図は前面操作部のキー配置状態と示す図、第２図は
全体的な回路を示すシステム構成図、第３図はＣＰＵの
詳細を示す回路図、第４図は時計回路の詳細を示す回路
図、第５図は第４図の時計回路におけるＲＡＭの記憶領
域を示す図、第６図及び第８図は第２図のメモリ回路の
記憶領域の一例を示す図、第７図及び第９図は本発明の
詳細な説明するためのフローチャートである。 １０・・・・・・操作部、２１・・・・ＣＰＵｌ２２・
・・・・・メモリ回路、２３・・・・・・時計回路。

Claims (1)

1. 【特許請求の範囲】 １ 一つの部門に対して複数のプリセット単価を記憶す
   る記憶手段と、上記複数のプリセット単価のうちの一つ
   を選択指定する切換手段とを備え、登録時には上記切換
   手段によつて指定されたプリセット単価を読み出し、こ
   のプリセット単価に基づいて登録を行う電子式金銭登録
   機におけるプリセット登録方式。 ２ 各部門別のプリセット単価を記憶する記憶手段と、
   プリセット単価を変更するための定数を記憶する定数記
   憶手段と、上記プリセット単価及び定数の間で行なわせ
   る演算の種類を選択指定するための切換手段とを備え、
   登録時にはプリセット単価及び定数を読み出し、上記切
   換手段によつて指定された演算の種類により単価を計算
   し、この単価に基づいて登録を行う電子式登録機におけ
   るプリセット登録方式。