JPS6055460A - インタ−フェ−ス回路 - Google Patents
インタ−フェ−ス回路Info
- Publication number
- JPS6055460A JPS6055460A JP16346183A JP16346183A JPS6055460A JP S6055460 A JPS6055460 A JP S6055460A JP 16346183 A JP16346183 A JP 16346183A JP 16346183 A JP16346183 A JP 16346183A JP S6055460 A JPS6055460 A JP S6055460A
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- JP
- Japan
- Prior art keywords
- bus
- main device
- data
- output
- terminal devices
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインターフェース回路に関し、特に複数の端末
装置を使用し、Ｊつの主装置が他の各端末装置を制御す
る通信装置間のインターフェース回路に関する。
装置を使用し、Ｊつの主装置が他の各端末装置を制御す
る通信装置間のインターフェース回路に関する。
従来、１つの主装置で複数の端末装置を制御して情報（
データ）の交換を行なう方法として、主装置に接続する
情報交換用のパスラインに複数の端末装置を分散接続し
、さらに端末装置間のパスライン上での情報の衝、突を
防止するため、主装置がある端末装置に対してパスライ
ンへのデータ出力を要求することで情報の交換を行なう
方法がある。
データ）の交換を行なう方法として、主装置に接続する
情報交換用のパスラインに複数の端末装置を分散接続し
、さらに端末装置間のパスライン上での情報の衝、突を
防止するため、主装置がある端末装置に対してパスライ
ンへのデータ出力を要求することで情報の交換を行なう
方法がある。
しかし、主装置がパスラインに接続されていないのに端
末装置を始動してしまうと、端末装置はデータ出力期間
が規定されずに任意にデータを出力してデータ衝突を起
こす恐れがあった。
末装置を始動してしまうと、端末装置はデータ出力期間
が規定されずに任意にデータを出力してデータ衝突を起
こす恐れがあった。
本発明の目的は、１つの主装置とこれＫよって制御され
る複数の端末装置とを少なくとも一線のパス線で結線す
る事によシ、主装置の結線の有無を容易に識別できるよ
うにしたインターフェース回路を提供するととにある。
る複数の端末装置とを少なくとも一線のパス線で結線す
る事によシ、主装置の結線の有無を容易に識別できるよ
うにしたインターフェース回路を提供するととにある。
本発明によれば、主装置へ接続するパスラインに複数の
端末装置が分散接続され、前記装置は前記パスラインを
介して１つの端末装置とデータ通信を行なうデータ通信
装置において、前記主装置と前記複数の端末装置の入出
力側に配置され、前記パスラインへのデータ入出力を制
御するデータ入出力の部と、前記主装置と前記複数の端
末装置との間に前記パスラインと共に配線され、前記主
装置が接続されないとき前記データ入出力部に対してデ
ータ出力の禁止をするバス制御線とを含むインターフェ
ース回路が得られる。
端末装置が分散接続され、前記装置は前記パスラインを
介して１つの端末装置とデータ通信を行なうデータ通信
装置において、前記主装置と前記複数の端末装置の入出
力側に配置され、前記パスラインへのデータ入出力を制
御するデータ入出力の部と、前記主装置と前記複数の端
末装置との間に前記パスラインと共に配線され、前記主
装置が接続されないとき前記データ入出力部に対してデ
ータ出力の禁止をするバス制御線とを含むインターフェ
ース回路が得られる。
次に本発明の一実施例を図面を参照して説明する。
図は本発明一実施例のブロック図である。図において、
土製＠１には、複数の端末装置２がバス３とバス制（財
）線４によって接続されている。主装置ｌは、データ処
理・制御部１１とバスバッファ１３とを含み、データ処
理参制御部１１は、はじめ１つの端末装置に対してデー
タの出力を要求された端末装置２からバス３を介して転
送されるデータを信号処理する。パスバッファ１３はバ
ス３と内部バス１２との間のデータ入出力制御をする。
土製＠１には、複数の端末装置２がバス３とバス制（財
）線４によって接続されている。主装置ｌは、データ処
理・制御部１１とバスバッファ１３とを含み、データ処
理参制御部１１は、はじめ１つの端末装置に対してデー
タの出力を要求された端末装置２からバス３を介して転
送されるデータを信号処理する。パスバッファ１３はバ
ス３と内部バス１２との間のデータ入出力制御をする。
すなわちデータ処理・制御部１１からバッファ制御線１
４へ送出される読み出し４６号によって、パスバッファ
１３はバス３から供給されたデータ・と内部バス１２へ
出力する。さらにデータ処理拳制御部１１はバッファ１
６す呻線１４ヘデータ処理終了を示す４１号を送出する
と、パスバッファ１３は、データ処理拳制−＠１１から
転送される処理データをバス３へ送出する。
４へ送出される読み出し４６号によって、パスバッファ
１３はバス３から供給されたデータ・と内部バス１２へ
出力する。さらにデータ処理拳制御部１１はバッファ１
６す呻線１４ヘデータ処理終了を示す４１号を送出する
と、パスバッファ１３は、データ処理拳制−＠１１から
転送される処理データをバス３へ送出する。
一方、端本装置２は、データ変換を行なうデータ処理部
２１と、バス３と内部バス２２との間のデータの入出カ
ンｆｕｌｌ Ｉ＋４１するパスバッファ２３とを含み、
パスバッファ２３は、データ処理部２１からバッファｆ
ｂｌ］（財）踪２４を介して入力する読み出し信号によ
って、主装置１から転送されたデータをデータ処理部２
１へ送る。また、主装置１から送られた出刃安水信号に
よって、データ処理部２１はバス３ヘデータケ出力する
。
２１と、バス３と内部バス２２との間のデータの入出カ
ンｆｕｌｌ Ｉ＋４１するパスバッファ２３とを含み、
パスバッファ２３は、データ処理部２１からバッファｆ
ｂｌ］（財）踪２４を介して入力する読み出し信号によ
って、主装置１から転送されたデータをデータ処理部２
１へ送る。また、主装置１から送られた出刃安水信号に
よって、データ処理部２１はバス３ヘデータケ出力する
。
バス制ｉａ１線４は、主装置１の内部ではアースされ、
複数の端末装置２の内部では、それぞれパスバッファ２
３および抵抗２５を介して電源へ接続されておす、パス
バッファ２３はバス制御１υ４のレベル７５（ｉ−１（
）ｉ、［ＧＨ）レベルのとき、バス３へのゲータ出力を
禁止し、Ｌ（ＬＯＷ） レベルのと＠２（ス３へのデー
タ出力禁止にζ解除する。このバス制御５腺４がないと
、主装置１が接続さｉｌてない場合、端末装置２のパス
バッファ２３からデータが同時に出力し、バス３上でデ
ータ衝突を起こす恐れがある。［７かし、本実施例はバ
ス制御線４を使用しているため、主装置１がバス制御線
４に筬υ；されない場合、バスｕ＋１１仰紳４はＨレベ
ルとなり、各端末装＠２のパスバッファ２３はバス３へ
の出力を禁止する。すなわち、端末装置１２はバス制御
線４０レベルによシ主装置１が接隣されているかいない
かを認識でき、接続されていな論ときｆ−夕の出力を停
止する。
複数の端末装置２の内部では、それぞれパスバッファ２
３および抵抗２５を介して電源へ接続されておす、パス
バッファ２３はバス制御１υ４のレベル７５（ｉ−１（
）ｉ、［ＧＨ）レベルのとき、バス３へのゲータ出力を
禁止し、Ｌ（ＬＯＷ） レベルのと＠２（ス３へのデー
タ出力禁止にζ解除する。このバス制御５腺４がないと
、主装置１が接続さｉｌてない場合、端末装置２のパス
バッファ２３からデータが同時に出力し、バス３上でデ
ータ衝突を起こす恐れがある。［７かし、本実施例はバ
ス制御線４を使用しているため、主装置１がバス制御線
４に筬υ；されない場合、バスｕ＋１１仰紳４はＨレベ
ルとなり、各端末装＠２のパスバッファ２３はバス３へ
の出力を禁止する。すなわち、端末装置１２はバス制御
線４０レベルによシ主装置１が接隣されているかいない
かを認識でき、接続されていな論ときｆ−夕の出力を停
止する。
本発明は以上説明したように、少なくとも１本のパス制
能１線で、端末装置の出力データの衝突防止−やバスの
′ｌｆｌ＋ｌ ＸＩを行なう主装置の接続の有無を識別
し、接続されていないときはデータの出力を停止させる
インターフェース回路であるため、取付けが容易であり
、安価である。
能１線で、端末装置の出力データの衝突防止−やバスの
′ｌｆｌ＋ｌ ＸＩを行なう主装置の接続の有無を識別
し、接続されていないときはデータの出力を停止させる
インターフェース回路であるため、取付けが容易であり
、安価である。
図は不発明の一実施例を示すブロック図である。
Claims (1)
- Ｉ４−こ接続するパスラインに複数の端末装置が分散接
続され、前もＣ主装置はｈｉｉ記パスラインを介して１
つの前記端末装置とデータの：ｌｌ１１情を行なう通信
装侃におし為て、前記主装置と前記複数の端末装置のデ
ータ入出力ｆｉｌｌに配置され、前記パスツインへのデ
ータ入山ｐを制卸するデータ入出力部と、前記主装置と
前記複数の端末装置との間忙前記パスラインと共に配線
され、前記主電気装置が接続されないとき前記データ入
出力部に対してデータ出力の祭止を・するパス一り両線
とを含むインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16346183A JPS6055460A (ja) | 1983-09-06 | 1983-09-06 | インタ−フェ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16346183A JPS6055460A (ja) | 1983-09-06 | 1983-09-06 | インタ−フェ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055460A true JPS6055460A (ja) | 1985-03-30 |
Family
ID=15774315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16346183A Pending JPS6055460A (ja) | 1983-09-06 | 1983-09-06 | インタ−フェ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055460A (ja) |
-
1983
- 1983-09-06 JP JP16346183A patent/JPS6055460A/ja active Pending
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