JPS6051195B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS6051195B2 JPS6051195B2 JP56120643A JP12064381A JPS6051195B2 JP S6051195 B2 JPS6051195 B2 JP S6051195B2 JP 56120643 A JP56120643 A JP 56120643A JP 12064381 A JP12064381 A JP 12064381A JP S6051195 B2 JPS6051195 B2 JP S6051195B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- mos element
- bus line
- elements
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、高速動作と電力消費の節減を可能にすると
ともに、電源変動に対しても広マージンを有するように
した半導体記憶回路に関する。
ともに、電源変動に対しても広マージンを有するように
した半導体記憶回路に関する。
従来のＭＯＳ素子を用いたスタチツクメモリなど、相補
型バスラインを有する記憶回路において用いられる検出
増幅回路の例を第１図および第２図に示す。この第１図
における６、７および第２図における１６、１７はそれ
ぞれ上記検出増幅回路に入力される相補形バスライン対
である。また、第１図における１〜５および第２図にお
ける１１〜１５はそれぞれＭＯＳ素子であり、第１図に
おける８、９および第２図における１８、１９はそれぞ
れ上記検出増幅回路の出力である。さらに、第１図の１
０）第２図の２０は記憶回路の非選択時に電流通路を遮
断するコントロール入力信号である。このような構成に
おいて、記憶回路が選択されると、第１図における相補
型バスライン対６、７（第２図の相補型バスライン対１
６、１７）に２進信号が入力される。
型バスラインを有する記憶回路において用いられる検出
増幅回路の例を第１図および第２図に示す。この第１図
における６、７および第２図における１６、１７はそれ
ぞれ上記検出増幅回路に入力される相補形バスライン対
である。また、第１図における１〜５および第２図にお
ける１１〜１５はそれぞれＭＯＳ素子であり、第１図に
おける８、９および第２図における１８、１９はそれぞ
れ上記検出増幅回路の出力である。さらに、第１図の１
０）第２図の２０は記憶回路の非選択時に電流通路を遮
断するコントロール入力信号である。このような構成に
おいて、記憶回路が選択されると、第１図における相補
型バスライン対６、７（第２図の相補型バスライン対１
６、１７）に２進信号が入力される。
第１図の例では、この相補型バスライン対６、７の電位
およびＭＯＳ素子１、３のｇ７ｒｔ、比に応じた電位が
出力ライン８に出゛力される。同様に、相補型バスライ
ン対６、７の電位およびＭＯＳ素子２、４のｇ７７１、
比に応じた電位が出力ライン９に出力される。
およびＭＯＳ素子１、３のｇ７ｒｔ、比に応じた電位が
出力ライン８に出゛力される。同様に、相補型バスライ
ン対６、７の電位およびＭＯＳ素子２、４のｇ７７１、
比に応じた電位が出力ライン９に出力される。
この結果、相補型バスライン対６、７の２進信・号が出
力ライン８、９へ検出増幅されて伝達される（第２図の
例では、ＭＯＳ素子１３に出力ライン１９の電位が帰還
されることにより検出増幅され、またＭＯＳ素子１４に
は出力ライン１８の電位が帰還されることにより検出増
幅される）。
力ライン８、９へ検出増幅されて伝達される（第２図の
例では、ＭＯＳ素子１３に出力ライン１９の電位が帰還
されることにより検出増幅され、またＭＯＳ素子１４に
は出力ライン１８の電位が帰還されることにより検出増
幅される）。
ところで、上記の回路動作において、相補型バスライン
対６，７の浮遊容量は大きくなり通常相補型バスライン
対６，７の相補信号の振幅は小さく、電位は電源レベル
に近く設定するのが有利である。したがつて、相補型バ
スライン対のＲＬＪ側の電位は接地に対して高レベルで
あり、ＭＯＳ素子３（あるいは４）を遮断することは困
難であり、増幅された出力ライン８，９の電位レベルを
充分にＲＨョあるいは１Ｌョに設定することは困難であ
る。通常、上記第１図あるいは第２図の検出増幅回路を
複数段用いることによつて検出増幅しているため、遅延
時間消費電力とも大きくなり、電源変動に対するマージ
ンも狭くなると云う欠点があつた。
対６，７の浮遊容量は大きくなり通常相補型バスライン
対６，７の相補信号の振幅は小さく、電位は電源レベル
に近く設定するのが有利である。したがつて、相補型バ
スライン対のＲＬＪ側の電位は接地に対して高レベルで
あり、ＭＯＳ素子３（あるいは４）を遮断することは困
難であり、増幅された出力ライン８，９の電位レベルを
充分にＲＨョあるいは１Ｌョに設定することは困難であ
る。通常、上記第１図あるいは第２図の検出増幅回路を
複数段用いることによつて検出増幅しているため、遅延
時間消費電力とも大きくなり、電源変動に対するマージ
ンも狭くなると云う欠点があつた。
この発明は、上記従来の欠点を除去するためになされた
もので、複数段用いることなく、高速動作が可能となり
、電力消費の点でも有利になるとともに、電源変動に対
しても広マージンを有する半導体記憶増幅回路を提供す
ることを目的とする。
もので、複数段用いることなく、高速動作が可能となり
、電力消費の点でも有利になるとともに、電源変動に対
しても広マージンを有する半導体記憶増幅回路を提供す
ることを目的とする。
以下、この発明の半導体記憶回路の実施例について図面
に基づき説明する。
に基づき説明する。
第３図はその一実施例を示す回路図である。この第３図
において、２１〜２７はそれぞれＭＯＳ素子であり、Ｍ
ＯＳ素子２１と２２のドレインには電圧■。。が印加さ
れている。ＭＯＳ素子２１と２４のゲートが接続され、
ＭＯＳ素子２２と２３のゲートが接続されている。また
、２８，２９はバスライン対を示し、バスライン２８は
ＭＯＳ素子２１と２４のゲートに接続され、バスライン
２９はＭＯＳ素子２２と２３のゲートに接続されている
。
において、２１〜２７はそれぞれＭＯＳ素子であり、Ｍ
ＯＳ素子２１と２２のドレインには電圧■。。が印加さ
れている。ＭＯＳ素子２１と２４のゲートが接続され、
ＭＯＳ素子２２と２３のゲートが接続されている。また
、２８，２９はバスライン対を示し、バスライン２８は
ＭＯＳ素子２１と２４のゲートに接続され、バスライン
２９はＭＯＳ素子２２と２３のゲートに接続されている
。
ＭＯＳ素子２１のソースとＭＯＳ素子２３のドレ３イン
が直結され、ＭＯＳ素子２２のソースとＭＯＳ素子２４
のドレインが直結されている。
が直結され、ＭＯＳ素子２２のソースとＭＯＳ素子２４
のドレインが直結されている。
ＭＯＳ素子２３のソースとＭＯＳ素子２５のドレインが
直結され、ＭＯＳ素子２４のソースとＭＯＳ素子２６の
ドレインが直結されている。
直結され、ＭＯＳ素子２４のソースとＭＯＳ素子２６の
ドレインが直結されている。
ＭＯＳ素４子２６のゲートとＭＯＳ素子２１のソースは
出力ライン３０に接続されている。ＭＯＳ素子２５のゲ
ートとＭＯＳ素子２２のソースは出力ライン３１に接続
されている。ＭＯＳ素子２５と２６のソースはＭＯＳ素
子２７のドレインに接続されている。
出力ライン３０に接続されている。ＭＯＳ素子２５のゲ
ートとＭＯＳ素子２２のソースは出力ライン３１に接続
されている。ＭＯＳ素子２５と２６のソースはＭＯＳ素
子２７のドレインに接続されている。
このＭＯＳ素子２７のソースはアースされ、そのゲート
にはコントロール入力信号ライン３２が接続されている
。このコントロール入力信号ライン３２には、記憶回路
の非選択時に電流通路を遮断するコントロール信号が入
力されるものである。次に、以上のように構成されたこ
の発明の半導体記憶回路の動作について説明する。
にはコントロール入力信号ライン３２が接続されている
。このコントロール入力信号ライン３２には、記憶回路
の非選択時に電流通路を遮断するコントロール信号が入
力されるものである。次に、以上のように構成されたこ
の発明の半導体記憶回路の動作について説明する。
バスラインフ対２８，２９に２進信号が印加されると、
ＭＯＳ素子２１，２３あるいは２２，２４のＧＴｒｌ．
比に応じて出力ライン３０，３１に検出信号が出力され
る。次いで、この出力ライン３０，３１に出力される検
出信号はそれぞれＭＯＳ素子２６，２５に７帰還され、
出力ライン３０，３１にはさらに増幅された２進信号が
出力される。つまり、ＭＯＳ素子２１，２３あるいは２
２，２４によつてバスライン対２８，２９の２進信号を
検出し、ＭＯＳ素子２５，２６で検出信号を充・分に増
幅して出力ライン３０，３１に伝達する。
ＭＯＳ素子２１，２３あるいは２２，２４のＧＴｒｌ．
比に応じて出力ライン３０，３１に検出信号が出力され
る。次いで、この出力ライン３０，３１に出力される検
出信号はそれぞれＭＯＳ素子２６，２５に７帰還され、
出力ライン３０，３１にはさらに増幅された２進信号が
出力される。つまり、ＭＯＳ素子２１，２３あるいは２
２，２４によつてバスライン対２８，２９の２進信号を
検出し、ＭＯＳ素子２５，２６で検出信号を充・分に増
幅して出力ライン３０，３１に伝達する。
ただし、ＭＯＳ素子２７およびコントロール入力信号ラ
イン３２の有無については、この発明の半導体記憶回路
の基本動作に無関係である。このように、図示の実施例
では、バスライン対２８，２９に入力される２進信号の
検出増幅時にバスライン対２８，２９の１Ｌ．電位が接
地に対して高電位に設定されても、ＭＯＳ素子２５（あ
るいは２６）の電流通路を遮断できるため、増幅された
出力信号としては、充分ＲＨＪおよびＲＬＪ電位を得る
利点がある。
イン３２の有無については、この発明の半導体記憶回路
の基本動作に無関係である。このように、図示の実施例
では、バスライン対２８，２９に入力される２進信号の
検出増幅時にバスライン対２８，２９の１Ｌ．電位が接
地に対して高電位に設定されても、ＭＯＳ素子２５（あ
るいは２６）の電流通路を遮断できるため、増幅された
出力信号としては、充分ＲＨＪおよびＲＬＪ電位を得る
利点がある。
また、バスライン対の２進信号の反転検出はＭＯＳ素子
２１，２３（あるいは２２，２４）で行われるため、出
力ライン３０，３１の電位の影響を受けず、したがつて
、電源マージンも広くなるとともに、さらに、複数段用
いる必要がなく、消費電力の低減も可能となるものであ
る。
２１，２３（あるいは２２，２４）で行われるため、出
力ライン３０，３１の電位の影響を受けず、したがつて
、電源マージンも広くなるとともに、さらに、複数段用
いる必要がなく、消費電力の低減も可能となるものであ
る。
以上のように、この発明の半導体記憶回路によれば、１
対のバスライン対に入力される２進信号を第１、第２の
１対のＭＯＳ素子で検出して別のＭＯＳ素子に帰還増幅
した後、出力ラインに伝達するようにしたので、複数段
用いることなく高速動作と低電力消費が可能となるとと
もに、電源変動に対しても広マージンを有することにな
る。
対のバスライン対に入力される２進信号を第１、第２の
１対のＭＯＳ素子で検出して別のＭＯＳ素子に帰還増幅
した後、出力ラインに伝達するようにしたので、複数段
用いることなく高速動作と低電力消費が可能となるとと
もに、電源変動に対しても広マージンを有することにな
る。
第１図および第２図はそれぞれ従来の半導体記憶回路に
用いられる検出増幅回路図、第３図はこの発明の半導体
記憶回路の一実施例を示す回路図である。 ２１〜２７・ ・・ＭＯＳ素子、２８，２９・・・・・
・バスライン対、３０，３１・・・・・・出力ライン、
３２・・・・・・コントロール入力信号ライン。
用いられる検出増幅回路図、第３図はこの発明の半導体
記憶回路の一実施例を示す回路図である。 ２１〜２７・ ・・ＭＯＳ素子、２８，２９・・・・・
・バスライン対、３０，３１・・・・・・出力ライン、
３２・・・・・・コントロール入力信号ライン。
Claims (1)
- １ 第１のＭＯＳ素子のソースと第２のＭＯＳ素子のド
レインを接続するとともに第２のＭＯＳ素子のソースが
第３のＭＯＳ素子のドレインに接続された第１組のＭＯ
Ｓ素子群と、第４のＭＯＳ素子のソースと第５のＭＯＳ
素子のドレインを接続するとともに第５のＭＯＳ素子の
ソースと第６のＭＯＳ素子のドレインを接続した第２組
のＭＯＳ素子群と、上記第１および第５のＭＯＳ素子の
ゲートに２進信号を入力する第１のバスラインと、この
第１のバスラインとともにバスライン対をなし上記第２
および第４のＭＯＳ素子対に２進信号を入力する第２の
入力バスラインと、上記第１のＭＯＳ素子のソースと第
２のＭＯＳ素子のドレインとの接続点および第６のＭＯ
Ｓ素子のゲートに接続され上記第１および第２のＭＯＳ
素子で検出した上記２進信号を第６のＭＯＳ素子に帰還
増幅した後に検出信号を出力する第１の出力ラインと、
上記第４のＭＯＳ素子のソースと第５のＭＯＳ素子のド
レインとの接続点および第３のＭＯＳ素子のゲートに接
続され上記第４および第５のＭＯＳ素子で検出した上記
２進信号を第３のＭＯＳ素子に帰還増幅した後に検出信
号を出力する第２の出力ラインとよりなる半導体記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120643A JPS6051195B2 (ja) | 1981-08-03 | 1981-08-03 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120643A JPS6051195B2 (ja) | 1981-08-03 | 1981-08-03 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5823384A JPS5823384A (ja) | 1983-02-12 |
| JPS6051195B2 true JPS6051195B2 (ja) | 1985-11-12 |
Family
ID=14791296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120643A Expired JPS6051195B2 (ja) | 1981-08-03 | 1981-08-03 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051195B2 (ja) |
-
1981
- 1981-08-03 JP JP56120643A patent/JPS6051195B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5823384A (ja) | 1983-02-12 |
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