JPS605107B2 - 固体撮像装置 - Google Patents

Description

【発明の詳細な説明】 本発明は同一半導体単結晶基板上に製作した感光素子と
感光素子からの出力を時間順次的に選択読み出しをする
ためのスイッチおよび走査回路とから構成される固体撮
像装置に関するものである。

第１図に光導電性物質を光電変位に利用した撮像素子を
構成する感光素子の断面構造を示す。

ここで１は第一導電型（たとえばｎ型）の半導体基板、
２はスイッチ用ＭＯＳ電界効果トランジスタ（以下ＭＯ
ＳＴと略す）である。３は酸化膜４を介して設けたゲー
ト電極、また５および６は第二導電型（たとえばｐ型）
の高濃度不純物層で以下５とドレィン、６をソースと称
する。

７はドレィン５と抵抗性接触のとれた平面電極、８は光
導電性薄膜、９はターゲット電圧１０を印加する透明軍
極である。

本素子の動作を簡単に説明する。

光導電性薄膜８は入射光１１に応じその導電率が変化し
、その結果、平面電極７には入射光に相当し電圧△Ｖが
ターゲット電圧より供給される。走査回路の出力する選
択パルスによりスイッチ２が導適すると、電源７すなわ
ちドレイン５に現われた電圧△Ｖがソース６より映像信
号として読み出される。また第２図に上記撮像素子の等
価回路を示す。１２はターゲット電圧印加用端子、１３
は光導電性膜の容量、１４はその光電流源、１５はＭＯ
ＳＴのドレィンの接合容量、１ ６はその等価ダイオー
ドである。

また、１７，１８，１９はＭＯＳＴのドレィン，ゲート
，ソースを表す。光導軍性薄膜はしきし、値電圧があり
、通常２０〜３０Ｖである。したがって光導電性薄膜に
はしきい値電圧以上の電圧を印加する必要があり、前記
ターゲット電圧として８０〜１５０Ｖの電圧が印加され
る。上記の撮像素子を駆動させるために電源電圧を印加
したときターゲット電圧はドレインに瞬時にかかるがス
イッチ部は最初に選択を受けるスイッチでプランキング
期間（〜１０りｓｅｃ）後、最後に選択を受けるスイッ
チでは１フィールド期間（〜１６仇ｓｅｃ）後になる。
ターゲット電圧を印加した場合のドレィン電圧の変化を
第３図に示す。２１はゲート電圧のパルス列を示す。

ＭＯＳＴ２が導適状態でないとき通常よく行なわれるよ
うにターゲット電圧２０をステップ状に印加した場合、
平面電極７と抵抗性接触のとれたドレィン５の電位２２
は、ＭＯＳＴ２が導適状態になるまで、平面電極７の上
面の光導電性薄膜８のもつ容量とドレィン５の接合容量
から決まる値を保持し、次式で表わされる。Ｃａ Ｖｄ＝Ｃ弦工ａ・ＶＴ， ただし、Ｖｄ：ドレィン電圧 ＶＴ：ターゲット電圧 Ｃａ：光導電性薄膜のもつ容量 Ｃｉ：ドレィン接合のもつ容量 一般に光導電性薄膜の容量１３はドレイン接合容量１５
の数十倍あるため、ドレィン電圧はターゲット電圧と等
しいと考えてよい。

つまり、ターゲット電圧ＶＴをステップ状に−１００ｙ
ｌこした場合、ドレィン１７の電位も−１００Ｖになる
訳である。ターゲット電圧を切る場合にはドレイン電圧
が２３のようになり、ドレィン接合は順バイアスされ、
急激な電流が流れる。しかるに通常のＭＯＳプロセスで
製作できるＭＯＳＴの破壊電圧は高々３０Ｖであるため
、ドレィン接合部で電圧破壊が起り、素子の劣化、破壊
の原因となる。本発明の目的は、上託した固体濠像装置
において、前記光導電性薄膜に瞬時にターゲット電圧が
印加されるのを防ぎ、ドレィン接合の電圧破壊を防止す
ることである。

以下本発明を実施例によって詳細に説明する。第４図に
本発明のターゲット電圧印加用の回路構成を示す。本図
に示すように抵坑２４，容量２５を置くことにより端子
２６にステップ状の電圧２８を印加しても、光導電性薄
膜の上面にある透明電極に現われる電圧２７は第５図２
９にみるように緩やかに変化し、ＭＯＳＴのドレィン電
圧３１は第５図に示されるように、ゲート電圧３０が与
えられる毎に零電圧になりながら、ターゲット電圧の変
化に応じて小さくなる。そしてターゲット電圧２９の時
間変化を小さくすればする程、ドレィン電圧３１の値も
霧に近づく。ところでターゲット電圧２９の電圧変化の
時定数は抵抗２４と容量２５の積で決まり、例えば、こ
時定数をＭＯＳＴのスイッチング間隔（フレーム時間と
称する）の５倍にすれば、ドレィンに現われる最大電圧
は、０．１８×ＶＴとなり、ターゲット電圧ＶＴ＝１０
０（Ｖ）と選んでも、ターゲット電圧Ｖｄには１８（Ｖ
）より小さい電圧が現われることになる。またターゲッ
ト電圧を切る場合にも、ドレィン電圧は３２の様に緩や
かに零電圧になるため順バイアスされるドレィン接合に
も急激な電流が流れることを防ぐ。したがってＭＯＳＴ
のドレィン接合における電圧破壊は起こらず、極めて高
いターゲット電圧にもかかわらず安定な動作を行うこと
ができる。以上、抵坑と容量によりターゲット電圧を緩
やかに印加する原理について述べたが、本回路構成は上
記撮像素子の同一基板上に形成することができる。第６
図に本発明にのターゲット電圧印加用の抵坑、容量を構
成する素子の断面図を示す。３３はｎ型半導体基板、３
４は抵坑の働きをするｐ‐拡散層、拡散層３４とオーミ
ック・コンタクトをとった３７はアルミ電極であり、薄
い酸化膜３６と共に容量を構成する。

また厚い酸化膜３５の上にアルミ電極３８を置き、拡散
層３４とオ−ミツク・コンタクトをとる。また端子３９
は最初のターゲット電圧を接続し、端子４０を光導電性
薄膜のターゲット電極に接続する。通常よく使われる、
不純物濃度が１び５／地の基板３３とＰ‐層３４との耐
圧を１００Ｖにしたい場合にはｐ‐層の不純物濃度を１
び４／地に選べばよい。また、ｐ−層３４を深さ、幅、
長さ方向にそれぞれ１〃肌，１０ム机，６０ム肌とすれ
ば、ｐ−層の抵抗値は２０〆○となる。また酸化膜３６
の厚さを１０００△，電極３７の面積を１０側２とすれ
ば、４０００ｐＦの容量を得、したがって本回路の時定
数は８０のｓｅｃとすることができ、この値はフレーム
時間の５倍であり満足すべき値となる。基板濃度が高い
場合には、ｐ‐層との耐圧が小さくなるため、第７図に
示した構造にすることにより、耐圧を大きくすることが
できる。４１はｎ型半導体基板、４３はｐ‐拡散層、７
７はｐ−層４３とオーミツクコンタクトをとったアルミ
電極であり、酸化膜４５と共に容量をなしている。

また酸化膜４４の上にアルミ電極４６を置き、拡散層４
３とオーミックコンタクトをとる。４２の特に不純物濃
度の低い層は、ｐ‐層４３を囲み、基板４１との間の耐
圧を向上させる。

本構造は、基板濃度１び７／塊程度であっても、厚さ数
ム仇の１層４２の濃度を１び２／地〜１び３ノ地と選ぶ
ことにより耐圧をｌｏｗ程度にできる。次に、別の実施
例について説明する。

第８図にコイル５０，抵坑５１から成るターゲット電圧
印加用の回路を示す。５２はターゲット用電源入力端子
、５３はターゲット電極との接続端子である。

この場合も、先の実施例と同様に第５図に示す電圧関係
を得る。ターゲット電圧の時定数は、ＬＴ ＬＴ：コ
イルのインダクタンスＲＴ Ｒｒ：抵抗 で与えられ、この値を数フレーム時間にすれば同様であ
る。

例えば８００仏日のコイルと０．１０の抵抗を粗合せる
。ただし、この場合は撮像素子と同一基板に組み込めな
いので、外付けのコイル、抵抗で構成すればよい。以上
示した二つの方法は、急激なターゲット電圧の変化を緩
和することにより、ＭＯＳＴのドレインにおける電圧破
壊を防ぐことを可能とし、素子の信頼性を大きく高める
。従って前記固体撮像装贋の実現には必要不可決のもの
である。なお上記の実施例では感光素子とつながったス
イッチとしてＭＯＳＴを用いて説明したが、本発明の趣
旨を逸脱しない範囲で接合型電界効果トランジスタ、バ
イポーラ型トランジスタ電荷移送素子などを用いた場合
にも適用できることは勿論である。

【図面の簡単な説明】

第１図は固体撮像素子の断面図であり、第２図はその等
価回路である。 そして第３図に第２図における各点の電圧波形を示す。
第４図は本発明によるターゲット電圧印加用回路であり
、第６図、第７図はその構造断面図である。第８図は、
本発明による他のターゲット電圧印加用回路を示す。第
５図は第４図、第８図に示す回路を用いて得られる各点
の電圧波形図である。弟′図 箱Ｚ図 第３図 繁子図 第５図 弟ク図 猪ァ図 ※汐図

Claims (1)

【特許請求の範囲】
1. １ 第一導電型半導体基板上に走査によって開閉するス
   イツチ機構を備えた電極パターンを二次元状に配列し、
   前記電極上に絵素となる光導電性膜を設けた固体撮像装
   置において、前記光導電性膜を駆動する第一の電源が、
   走査回路を駆動する第二の電源を印加して後、所定の時
   間で所定の電圧に上昇するように、第一の電源に抵抗と
   容量、あるいは抵坑とインダクタンスとから成る直列回
   路を設けたことを特徴とする固体撮像装置。