JPS6048767B2

JPS6048767B2 - 表示デ−タ処理方式

Info

Publication number: JPS6048767B2
Application number: JP11668578A
Authority: JP
Inventors: 敏文星井
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1978-09-25
Filing date: 1978-09-25
Publication date: 1985-10-29
Also published as: JPS5544604A

Description

【発明の詳細な説明】本発明は小型電子式計算機の数値データ、小数点表示デ
ータあるいは記号表示データを効果的に読出処理し、数
値、小数点あるいは記号を表示せしめる表示データ処理
方式に関する。

近年、小型電子式計算機の表示部には液晶表示装置が使
用されるようになり、通常の数値データの他に、例えば
四則演算等の演算指示をを行なうファンクションキーが
操作されるとその操作キーに対応する「＋」、「一」、
「×」、「÷」等の記号表示が行われるようになつた。

このような計算機では、数値データは第１のレジスタに
書き込まれ、またこの数値データに伴う小数点表示のた
めの小数点表示データ及び上記の様な記号表示のための
記号表示データは各各第２のレジスタの所定桁に書き込
まれる。そして、上記第１のレジスタのデータの読出処
理、第２のレジスタのデータの読出処理を順次循環しな
がら行なうことにより数値データ、小数点、記号の表示
が液晶表示装置にて行われる。しかしながら、この様な
方法では第１、第２のレジスタの読出処理を各々行わな
ければならないため、表示データの読出処理時間が長く
なり、これに伴つて液晶駆動速度が遅くなつて表示にち
らつきが生じる虞れが生じてくる。これを防ぐために比
較的早いクロックパルスを用いてデータの読出速度を早
くすればよいが、これでは消費電力が増大するといつた
欠点が生じる。本発明は上記の事情に鑑みて成されたも
ので、数値データ、小数点表示データあるいは記号表示
データ等の表示データの読出し処理を効果的に行なつて
その読出時間を短縮する様にした表示デーＪ夕処理方式
を提供するものてある。

以下図面を参照して本発明の一実施例を説明する。

第１図に於て１は各種マイクロ命令がストアされている
ＲＯＭ（リード・オンリ・メモリ）で、このＲＯＭＩか
らはＲＡＭ（ランダム・アクセ丁ス・メモリ）２の行ア
ドレスを指定する行アドレス指定信号〔Ｕ〕、列アドレ
スカウンタ部３を介してＲＡＭ２の列アドレスを指定す
る列アドレス指定信号〔Ｌ〕、１マイクロ命令（１ステ
ップ）で１デジットの処理か複数デジットの処理かを指
定するモード指定信号〔Ｍ〕、転送命令等のインストラ
クション信号〔ＩＮＳ〕、自己の次アドレスを指定する
次アドレス信号〔ＮＡ〕が出力される。上記次アドレス
信号〔ＮＡ〕はＲＯＭアドレス部４に供給され、このＲ
ＯＭアドレス部４は次アドレス信号〔ＮＡ〕に従つてＲ
ＯＭｌのアドレスを指定する。上記列アドレスカウンタ
部３はモード指定信号〔Ｍ〕が’’０’’のときはＲＡ
Ｍ２のレジスタの列アドレスを指定し、’゛１’’のと
きは処理開始列から終了列までを順次指定する。即ち、
モード指定信号〔Ｍ〕が’’１’’の場合、アドレスカ
ウンタ部３では列アドレス指定信号〔Ｌ〕により処理開
始列及び処理終了列アドレスがプリセットされる。そし
て、上記アドレスカウンタ部３ではこの処理開始列アド
レスに順次「＋１」しながらレジスタの列指定を行ない
、更新されたアドレスが上記処理終了列アドレスに一致
すると一致信号がＲＯＭアドレス部４に出力されて次の
処理動作に進む。また上記インストラクション信号〔Ｉ
ＮＳ〕はインストラクシヨンデコーグ部５へ供給される
。

このインストラクションデコーダ部５ではタイミング信
号発生回路６から出力されるクロックパルスφ，，φ２
及び３相のタイミング信号Ｔｌ，ｔ２，ｔａに同期して
クロックパルスφＡ，φＢ，ＲＡＭ２の読み出し、書き
込み命令Ｒ／Ｗ、アドレス切換信号Ａ）液晶駆動信号
発生回路７を制御する制御信号Ｂが出力される。一方、
上議Ｕｍｌ２は第２図に示す如く、数値ーデータが記憶
されるＡレジスタ、小数点表示データ、記号表示データ
が記憶されるＢレジスタ等で構成されている。

特にＢレジスタに於て、小数点データは所望の桁の１ビ
ット目に、記号表示データは所望の桁の４ビット目に書
き込まれている。ｓ上記Ａレジスタ、Ｂレジスタの行ア
ドレスは各々例えば「ｏ」（２進数では１，２，４に重
み付けされた’’０００’゛）、「１」（２進数““１
００’’）に設定されている。そして行アドレス指定信
号〔Ｕ〕及び桁アドレス指定信号〔Ｌ〕により指定され
た上記４レジスタのデータは並列４ビットのデータとし
て直接又はインバータ８ａ〜８ｄを介してデコーダ９へ
供給され、このデコーダ９でデコードされて所定の列ラ
インに出力する。例えばデータ「１」は列ラインＲ，に
、またデータ「３」は列ラインＲ。に出力する様に成さ
れている。そしてこのデコーダ９のＲ。−Ｒ９の各ライ
ンの出力信号はエンコーダ１？へ送出されてエンコード
され、ＣＯ〜Ｃ６の所定行ラインを介して選択回路１１
へ印加される。この選択回路１１には上記液晶駆動信号
発生回路７から液晶駆動を行なうタイミング信号Ｘ，Ｙ
，Ｚと共に出力されるタイミング信号Ｘ’，Ｙ’，Ｚ’
が印加されている。但しＸ’ ＝Ｚ）つＹ′＝Ｘ）Ｚ′
＝Ｙの関係にある。この選択回路１１は上記行ラインＣ
。−Ｃ。の出力信号をタイミング信号Ｘ’，Ｙ’，Ｚ’
で選択することにより表示データに変換しラインＡ，ｂ
，ｃに送出するものである。即ち、行ラインＣ。，Ｃ，
の出力信号は各々夕；イミング信号Ｘ’，Ｙ’で選択さ
れてラインａへ送出され、行ラインＣ２，Ｃａ，Ｃ４で
は各々タイミング信号Ｘ’，Ｙ’，Ｚ’によりラインｂ
へ、また行ラインＣ５，Ｃ６，では各々タイミング信号
Ｘ’，Ｙ’によりラインｃへ送出される。そしてライン
Ａ，ｂ，ｌｃの出力信号は変換回路１２へ供給される。
一方、デコーダ９からは、入力信号の’’１’’及び’
’８’’の重みの信号が各々ラインＤ，ｅへ直接出力さ
れ、上記変換回路１２へ供給される。この変換回路１２
には３相のタイミング信号Ｔ，〜Ｔ３が供給されており
、上記ラインＡ，ｂ，ｃを介して入力されるデータは各
々タイミング信号Ｈ，ｔ２，ｔ３に同期してシリアルデ
ータに変換され、アンドゲート１３の第１入力端へ供給
される。またラインＤ，ｅを介して入力されるデータは
各々タイミング信号Ｔ，，ｔ。に同期してシリアルデー
タに変換され、アンドゲート１４の第１入力端へ供給さ
れる。また、タイミング信号ち及び液晶表示駆動信号発
生回路７から出力されるタイミング信号Ｚ’がインバー
タ１６を介した信号はノアゲート１５に供給され、この
ノアゲート１５の出力はアンドゲート１４の第２入力端
へ印加されると共にインバータ１７を介してアンドゲー
ト１３の第２入力端へ印加され、これらアンドゲート１
４，１３を開閉制御する。即ち、アンドゲート１３はｚ
’＋Ｔ２のタイミング、アンドゲート１４はｚ’ ・Ｔ
２のタイミングで開成される。而してアンドゲート１３
，１４の出力はオアゲート１８を介して表示バッファ１
９はインストラクションデコーダ部５から出力されるク
ロックパルスφａに同期して駆動されるシフトレジスタ
であり、書き込まれたデータを並列的に液晶表示装置２
０へ与える。液晶表示装置２０ではインストラクション
デコーダ部５から出力されるクロックパルスφｂに従つ
て上記表示バッファ１９から送出されたデータを一時記
憶する・と共にこのデータを上記液晶駆動信号発生回路
７から出力されるタイミング信号Ｘ，Ｙ，Ｚに基づいて
（１１３デューティで）表示するのである。ここで第３
図を用いて各表示データに対するラインａ−ｅの出力状
態、表示のタイミング等を簡単に．説明する。例えば数
値データ「Ｏ」がＲＡＭ２から読み出されるとデコーダ
９の列ライＲ。に出力信号を得、更にエンコーダ１０の
行ラインＣ。〜Ｃ。、Ｃ。〜Ｃ。に出力信号を得ること
になる。そしてＸ’のタイミングでは、選択回路１１か
らラインＡ，ｂ，ｃに出力され、変換回路１２でタイミ
ング信号Ｔ，〜Ｔ３によりシリアルデータに変換された
後、表示バッファ１９へ書き込まれる。この書き込まれ
たデータは次のタイミングＹ’で表示される。そして、
この動作は第３図に示す関係に基．づいてＹ’，Ｚ’の
タイミングに於ても同様にして行われ、更に他のデータ
についても同様に行なわれる。そして、各データはＸ’
，Ｙ’及びＺ’の出力に基づく表示を行うことによりな
される。一方、アンドゲート２１にはインストラクシヨ
ーンデコーダ部５から出力されるアドレス変換信号Ａ、
タイミング信号Ｚ’及びタイミング信号Ｔ２が印加され
、この出力信号はＲＯＭｌの行アドレス指定信号〔Ｕ〕
の１ビット目の信号と共にオアゲート２２を介してＲＡ
Ｍ２へ供給される。

次に上記の様に構成され本発明の動作を第２図及ひ第４
図乃至第６図を参照して説明する。

なお、本例では第５図に示す様に「２・３」，「＋」の
表示を行う場合を例にして説明する。第４図ステップＡ
ではＲＡＭ２の所定領域に記憶されている数値データ「
２３」が第２図に示す如くＡレジスタに書き込まれる。
なお、３桁以降は表示の際に「ｏ」を表示しない様にす
るためブランキングコード（゛’１１１１’’）が書き
込まれている。更にステップＢではＢレジスタの２桁目
の１ビット目に小数フ点表示データが、３桁目の４ビ
ット目には記号表示データが書き込まれる。次にステッ
プＣでは上記Ａ，Ｂレジスタのデータの読出しが行われ
、同時にインストラクションデコーダ部５の制御信号Ｂ
に従つて液晶駆動信号発生回路７から第６図に示す如く
タイミング信号Ｘ及びＹ’が出力される。なお、このス
テップＣの実行中にはアドレス変換信号Ａが常時出力さ
れると共にＲＡＭ２に対して読み出し命令（Ｒ／Ｗ）が
出力される。そして、上記Ａ及びＢレジスタのデータ読
出しに際してＲＯＭＩから行アドレス指定信号〔Ｕ〕と
して第１表に示す如くのアドレス「Ｏ」（２進数’’０
００’’）が出力される。この時アンドゲート２１には
タイミング信号Ｚ’が供給されていないので出力せず、
オアゲート２２によりアドレス修飾されることはない為
アドレス「ｏ」は直接ＲＡＮ４２に供給されてＡレジス
タが指定される。また、列アドレスカウンタ部３には列
アドレス指定信号〔Ｌ〕により処理開始列アドレス「１
」（ｍ進数）及び処理終了列アドレス「８」（１０進数
）がプリセットされる。而してモード指定信号〔Ｍ〕に
より上記列アドレスカウンタ部３の列アドレスが順次イ
ンクリメントされ、Ａレジスタに記憶されている数値デ
ータはタイミング信号Ｔ，〜ちの出力毎に１桁づつ読み
出される。まず１桁目の「３」が読み出されるとデコー
ダ９では列ラインＲａに出力信号を得、更にエンコーダ
１０では行ラインＣＯ−Ｃ，に出力信号を得る。そして
変換回路１１・では上記行ラインＣ。〜Ｃ４のうちＣ，
，Ｃ３がタイミング信号Ｙ’により選択されてラインＡ
，ｂに出力され、この出力信号は変換回路１２でシリア
ルデータに変換された後アンドゲート１３、オアゲート
１８を介して表示バッファ１９に書き込まれ；る。なお
今はタイミング信号Ｙ’の出力時であるからアンドゲー
ト１４は閉成されておりラインＤ，ｅの出力信号が表示
バッファ１９へ書き込まれることはない。Ａレジスタの
２桁目以降も同様にして行われ、８桁すべて読み出され
ると表示バツフア１９は第６図１に示す様になる。而し
て数値データの記憶されているＡレジスタに対する読み
出し動作が終了すると列アドレスカウンタ部３から一致
信号が出力されて次の処理Ｄへ進む。処理Ｄでは図示し
ないキー入力部でキー操作が行われたか否かを検出する
キーサンプリング処理が行なわれる。キー操作が行われ
なければ再び上記ステップＣへ進む。この時、インスト
ラクションデコーダ部５から制御信号Ｂが出力されて液
晶駆動信号発生回路７から第６図に示す様にタイミング
Ｙ，Ｚ’が出力される。

ＲＯＭｌからは上記同様に行アドレス指定信号〔Ｕ〕と
してアドレス（０００）が出力されているが、アンドゲ
ート２１はＺ’ ・ち及びＺ’ ・Ｔ。のタイミングに
閉成されることになり、オアゲート２２てアドレス修飾
されてＲＡＭ２への入力行アドレスは第２表に示す如く
（１００）（１，２，４に重み付けされた２進数）と
なる。即ち、ち，Ｔ。のタイミングではＢレジスタが指
定され、レのタイミングではＡレジスタが指定される。
従つて上記同様に列アドレスカウンタ部３により１〜８
桁の各桁が順次指定される毎にＴ，，ｔ３のタイミング
ではＢレジスタ内の指定桁の小数点あるいは記号表示デ
ータが読み出され、またちのタイミングではＡレジスタ
内の指定桁の数値データが読み出され．る。。今、Ｂレ
ジスタの１桁目には小数点及び記号表示データが書き込
まれていないため、１桁目に於てはレのタイミングでＡ
レジスタの数値データ「３」が読み出される。そしてエ
ンコーダ１０の所定行ラインから出力される出力信号が
選択回・路１１でタイミング信号Ｚ’に選択されてライ
ンｂにのみ出力信号が得られ、変換回路１２、アンドゲ
ート１３、オアゲート１８を介して表示バッファ１９に
書き込まれる。次に２桁目に於ては、ｔｌのタイミング
ではＢレジスタの内容が読み出される。この桁には、第
２図に示す如く小数点表示データが１ビット目に書き込
まれているため、デコーダ９からラインｄに出力信号が
得られ、この出力信号は変換回路１２を介してアンドゲ
ート１４に印加される。しかし、今はＺ’ ・Ｔ，のタ
イミングであるからアンドゲート１４は開成され、上記
出力信号はアンドゲート１４、オアゲート１８を介して
表示バッファ１９に書き込まれる。なお上記フ小数点表
示データが読み出された際、変換回路１１に所定の出力
信号が得られるが、アンドゲート１３は閉成されている
ため表示バッファ１９には書き込まれない。次にＴ２の
タイミングではＡレジスタの２桁目の数値データ「２」
が読み出されて；エンコーダ１０の所定のラインに出力
信号が得られ、変換回路１１にてＺ’のタイミングで選
択された後上記の如く変換回路１２、アンドゲート１３
、オアゲート１８を介して表示バッファ１９に書き込ま
れる。Ｔ３のタイミングではＴ，のタイミンノグと同様
にＢレジスタの２桁目が読み出され、デコーグ９からラ
インｄに出力信号が得られるが、ラインｅには出力信号
が得られず、従つてＴ。のタイミングで変換すべきデー
タがないので変換回路１２からアンドゲート１４にはデ
ータの供給が行われない。次に上記同様３桁目の読み出
しが行われる。第２図に示す様にＡレジスタの３桁目に
はブランキングコードが、Ｂレジスタの３桁目の４ビッ
ト目に記号表示データが書き込まれている。従つて、ち
のタイミングではラインｄに出力信号が得られず表示バ
ッファ１９にはデータの書き込みが成されない。Ｔ２の
タイミングではＡレジスタからブランキングコード’’
１１１１’’が読み出されるが、エンコーダ１０からは
データの出力は行われない。次にちのタイミングではラ
インｅに出力信号が得られ、この出力信号は変換回路１
２、アンドゲート１４、オアゲート１８を介して表示バ
ッファ１９に書き込まれる。以下他の桁に対しても同様
にして読出し処理が行われ、表示バッファ１９は第６図
２に示す如くなる。そしてこのステップｃの各桁の読み
出し動作が終了すると処理Ｄへ進み、キーサンプリング
が行われる。なお、このステップＣ）処理Ｄの処理中に
は液晶表示装置２０に於て前のＸ，Ｙ’の夕．ｆミング
に書き込まれた表示バッファ１９の内容の表示がタイミ
ング信号Ｙに従つて成される。上記処理Ｄのキーサンプ
リング処理でキー操作がないと判断されると再びステッ
プＣに進む。この時、液晶駆動信号発生回路７から第６
図に示すようにタイミング信号Ｚ及びＸ’が出力される
。この結果、アンドゲート２１は閉成されるため、第１
表に示す如くＲＡＭ２に対してレジスタＡが指定されて
各桁の数値データが読み出される。読み出された数値デ
ータはＸのタイミングと同様に処理されて表示バッファ
１９に書き込まれ、第６図３の如くなり、次の処理Ｄへ
進む。またこのステップＣ）処理Ｄの処理の間、第６図
２の如く書き込まれた表示バッファ１９の内容に対する
表示がタイミング信号Ｚに従つて液晶表示装置２０にて
行われる。そして処理Ｄのキーサンプリング処理でキー
操作がなかつたことが判断されるとステップＣへ進み、
上記同様の処理が行われ、ステップＣ及び処理Ｄが循環
して実行されることにより第５図に示す表示が行われる
。なお、処理Ｄに於てキーが操作されたことが検出され
ると上記一連の表示処理フローは終了する。このように
して、１マイクロ命令中に、数値データの表示に関与し
ないＺ’ ・Ｔ，，Ｚ’ ・ちのタイミングでＢレジス
タの小数点あるいは記号表示データを読み出し、値のタ
イミングでは数値データを読み出して数値、小数点、記
号の表示を行なうのである。

なお、上記実施例では表示に際し、通常は数値データの
記憶されているＡレジスタを指定して数値データの表示
に関与しないタイミングでは小数Ｊ点、記号表示データ
の記憶されているＢレジスタを指定して表示を行なつた
が、逆に通常はＢレジスタを指定し、小数点、記号の表
示に関与しないタイミングにはＡレジスタを指定する様
にしても良い。

門また、上記実施例ては行アドレス指定信号のアドレ
ス修飾をオアゲートを用いて行なつたが、例えばイクス
ルーシブリオアゲート（排他的論理和回路）等を必要
に応じて用いてもよく、要はアドレス修飾を行ない得る
ものであればよい。

更に、フ上記実施例ではＲＡＭはＴ，〜ちの３相タイ
ミング信号に同期して読出し（書き込み）が行われ、液
晶表示装置はＸ，Ｙ，Ｚのタイミング信号（１１３デュ
ーティ）により駆動される様にしたが、これらのタイミ
ング信号に限定されることはない。更に上記実施例では
液晶表示装置を用いて表示を行なつたが、これに限らず
例えば発光ダイオード、プラズマディスプレイ等の表示
装置でも良く、要は本発明の要旨を逸脱しない範囲であ
れば種々変形が可能である。以上、詳細に説明した如く
本発明によれば、表示データの処理に際し、数値データ
の記憶されているレジスタ、小数点表示データあるいは
記号表示データの記憶されているレジスタの各各の記憶
内容を１マイクロ命令処理動作中に時分割的に読み出す
様にしたため、従来に比べ表示データの処理時間を半分
に短縮することができる。

従つて、これに伴い液晶駆動のためのタイミング信号の
周波数が大きくなるため、従来に比べ遅いクロックパル
スを用いても表示にちらつきが生じることがなくなり、
上記遅いクロックパルスの使用による消費電力の省力化
をも実現し得る等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は第１図ＲＡＭ内のレジスタ構成図、第３図は表示すべ
き表示データに対する各タイミング毎の第１図中の各出
力ラインての出力状態図、第４図は上記実施例の動作を
説明するためのフローチャート、第５図は第１図液晶表
示装置の表示状態図、第６図は第４図フローチャートの
各ステップに対応したタイミング信号及び表示バッファ
の状態図である。１・・・・・・ＲＯＭ）２・・・・・・ＲＡＭ）３・・
・・・・列アドレスカウンタ部、４・・・・・・ＲＯ
Ｍアドレス部、５・・・・・・インストラクションデ
コーダ部、７・・・・・・液晶駆動信号発生回路、９
・・・・・・デコーダ、１０・・・・・・エンコーダ
、１１・・・・・・選択回路、１２・・・・・・変換回
路、２０・・・・・・液晶表示装置。

Claims

【特許請求の範囲】

１数値データを記憶している第１のレジスタあるいは
小数点、記号データ等の数値データ以外のデータを記憶
している第２のレジスタの夫々から出力されたデータを
第１の電極及び第２の電極が結果的にマトリックス構造
とされた表示装置に表示する小型電子機器に於て、表示
期間中の所定タイミングで上記第１あるいは第２の何れ
かのレジスタのみを指定し上記表示装置に印加させる指
定手段と、該指定手段によつて指定されたレジスタの記
憶内容による上記表示装置での組合せのないタイミング
を検出する検出手段と、該検出手段の出力に基づき上記
指定手段の出力を修飾し他方のレジスタを指定して一時
的に他方のレジスタの内容を上記表示装置に印加させる
修飾手段とを具備したことを特徴とする表示データ処理
方式。