JPS6045870A - バスの構成方式 - Google Patents
バスの構成方式Info
- Publication number
- JPS6045870A JPS6045870A JP15299983A JP15299983A JPS6045870A JP S6045870 A JPS6045870 A JP S6045870A JP 15299983 A JP15299983 A JP 15299983A JP 15299983 A JP15299983 A JP 15299983A JP S6045870 A JPS6045870 A JP S6045870A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- register
- control signal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータバス構成をとる集積回路に関するもので
ある。
ある。
（背景技術）
従来のデータバス構成を用いている一例としてｑｇ １
１Ｊに１チツプマイクロコンピユータの内部構成の一部
分を示す。第１図において、■はデータバスで８ピツ］
・構成となっている。加算回路２はデータバスｌの上位
４ビットデータと下位４ビツトデータとの算術加算を行
う回路で、その出力（結果）はレジスタ３Ａに入力され
る。レジスタ３Ｂ、レジスタ３Ｃはデータバスｌの下位
４ヒツトを入力とするラッチ回路である。ＷＩＷ２Ｗ３
は前記各々レジスタ３Ａ、レジスタ３Ｂ、レジスタ３Ｃ
の入力データを出力に伝達する為の書き込み制御信号入
力端子でそれぞれＷＡ、ＷＢ、ＷＣなる制御信号が入力
される。バッファ４Ａ、バッファ４Ｂ、バッファ４ｃは
各々その入力であるレジスタ３Ａ、レジスタ３Ｂ、レジ
スタ３Ｃの内容を制御信号ＥＡ、ＥＢ、ＥＣによって、
データバスの下位４ビツトに出力する回路である。Ｅｌ
、Ｅ２、Ｅ３は上記制御信号ＥＡ、ＥＢ、ＥＣの入力端
子である。レジスタ３Ｄ、レジスタ３Ｅ、レジスタ３Ｆ
は、データバス１の上位４ビｙ ｌ・を入力とするラッ
チ回路である。ＷＡ 、Ｗｓ 、Ｗ６は各々レジスタ３
Ｄ、レジスタ３Ｅ、レジスタ３Ｆの入力データを出力に
伝達する為の書込み制御信号入力端子でありＷＤ、ＷＥ
、ＷＦなる制御信号が入力される。バッファ４Ｄ、バッ
ファ４Ｅ・バッファ４Ｆは各々入力であるレジスタ３Ｄ
、レジスタ３Ｅ、レジスタ３Ｆの内容を制御信号ＥＤ、
ＥＥ、ＥＦによって、データバス１の上位４ビツトに出
力する回路である。Ｅ４、Ｅ５、ＥＢは上記制御信号Ｅ
Ｄ、ＥＥ、ＥＦの入力端子である。
１Ｊに１チツプマイクロコンピユータの内部構成の一部
分を示す。第１図において、■はデータバスで８ピツ］
・構成となっている。加算回路２はデータバスｌの上位
４ビットデータと下位４ビツトデータとの算術加算を行
う回路で、その出力（結果）はレジスタ３Ａに入力され
る。レジスタ３Ｂ、レジスタ３Ｃはデータバスｌの下位
４ヒツトを入力とするラッチ回路である。ＷＩＷ２Ｗ３
は前記各々レジスタ３Ａ、レジスタ３Ｂ、レジスタ３Ｃ
の入力データを出力に伝達する為の書き込み制御信号入
力端子でそれぞれＷＡ、ＷＢ、ＷＣなる制御信号が入力
される。バッファ４Ａ、バッファ４Ｂ、バッファ４ｃは
各々その入力であるレジスタ３Ａ、レジスタ３Ｂ、レジ
スタ３Ｃの内容を制御信号ＥＡ、ＥＢ、ＥＣによって、
データバスの下位４ビツトに出力する回路である。Ｅｌ
、Ｅ２、Ｅ３は上記制御信号ＥＡ、ＥＢ、ＥＣの入力端
子である。レジスタ３Ｄ、レジスタ３Ｅ、レジスタ３Ｆ
は、データバス１の上位４ビｙ ｌ・を入力とするラッ
チ回路である。ＷＡ 、Ｗｓ 、Ｗ６は各々レジスタ３
Ｄ、レジスタ３Ｅ、レジスタ３Ｆの入力データを出力に
伝達する為の書込み制御信号入力端子でありＷＤ、ＷＥ
、ＷＦなる制御信号が入力される。バッファ４Ｄ、バッ
ファ４Ｅ・バッファ４Ｆは各々入力であるレジスタ３Ｄ
、レジスタ３Ｅ、レジスタ３Ｆの内容を制御信号ＥＤ、
ＥＥ、ＥＦによって、データバス１の上位４ビツトに出
力する回路である。Ｅ４、Ｅ５、ＥＢは上記制御信号Ｅ
Ｄ、ＥＥ、ＥＦの入力端子である。
６ ｔ＊ ＲＯＭで命令が用意されているメモリーチす
る。
る。
バ・ソファ４Ｇはその入力であるＲＯＭデータ８ヒツト
の内容を制御信号ＥＲによってデータ／ヘス１に出力す
る回路である。Ｅ７は上記制御信号ＥＲの入力端子であ
る。レジスタ３Ｇはデータバス８ピントを入力とするラ
ンチ回路である。
の内容を制御信号ＥＲによってデータ／ヘス１に出力す
る回路である。Ｅ７は上記制御信号ＥＲの入力端子であ
る。レジスタ３Ｇはデータバス８ピントを入力とするラ
ンチ回路である。
Ｗ７はレジスタ３Ｇの入力データを出力に伝達する為の
書込み制御信号入力端子であり、ＷＩＲ制御信号が入力
される。制御信号発生回路８はレジスタ３Ｇの出力をデ
コーダ回路によりデコードし、デコードされた出力（例
では（Ｂ ＋ Ｉｌ −ＤＣ）命令線と、（Ｂ −ＤＣ
）命令線）と基本タイミング信けＷ、Ｔ２、Ｔ３、Ｔ４
とで論理回路を構成し命令の実行に必要な制御信号ＥＢ
、ＥＣ，ＥＡ、ＷＡ、ＷＣを出力する回路である。基本
タイミング信号Ｔ４はこの例の命令においては使用され
ないが他の命令においては使用されるので明記した。
書込み制御信号入力端子であり、ＷＩＲ制御信号が入力
される。制御信号発生回路８はレジスタ３Ｇの出力をデ
コーダ回路によりデコードし、デコードされた出力（例
では（Ｂ ＋ Ｉｌ −ＤＣ）命令線と、（Ｂ −ＤＣ
）命令線）と基本タイミング信けＷ、Ｔ２、Ｔ３、Ｔ４
とで論理回路を構成し命令の実行に必要な制御信号ＥＢ
、ＥＣ，ＥＡ、ＷＡ、ＷＣを出力する回路である。基本
タイミング信号Ｔ４はこの例の命令においては使用され
ないが他の命令においては使用されるので明記した。
第１図の動作説明をするために一卜述した２つの命令の
実行動作を例にとる。
実行動作を例にとる。
［レジスタ３Ｂの内容４ビツトとレジスタ３Ｄの、内容
４ビツトとを算術加算し、結果をレジスタ３Ｃに転送す
る」という命令の実行に必要な制御信号出力を第２図の
ａ−１に示す。
４ビツトとを算術加算し、結果をレジスタ３Ｃに転送す
る」という命令の実行に必要な制御信号出力を第２図の
ａ−１に示す。
第２図のａ−１において、エクゼキュート・サイクルＴ
２では制御信号ＥＢによりレジスタ３Ｂの内容をバッフ
ァ４Ｂを介して、データバスｌの下位４ビツトに出力し
、制御信号ＥＤにより、レジスタ３Ｄの内容をバッファ
４Ｄを介して、データバス１の上位４ビツトに出力し、
算術加算回路２で加算を行い、結果を書込み制御信号Ｗ
Ａによりレジスタ３Ａに伝達する。
２では制御信号ＥＢによりレジスタ３Ｂの内容をバッフ
ァ４Ｂを介して、データバスｌの下位４ビツトに出力し
、制御信号ＥＤにより、レジスタ３Ｄの内容をバッファ
４Ｄを介して、データバス１の上位４ビツトに出力し、
算術加算回路２で加算を行い、結果を書込み制御信号Ｗ
Ａによりレジスタ３Ａに伝達する。
エクゼキュートφサイクルＴ３では、制御信号ＥＡによ
り、レジスタ３Ａの内容をバンファ４Ａを介してデータ
バス１の下位４ピツ）・に出力し、書込み制御信号ＷＣ
により、レジスタ３Ｃに伝達する。
り、レジスタ３Ａの内容をバンファ４Ａを介してデータ
バス１の下位４ピツ）・に出力し、書込み制御信号ＷＣ
により、レジスタ３Ｃに伝達する。
第２図ａ−１，ａ−２，ｂ−１，ｂ−２における１つの
命令実行はＷ、Ｔ１．Ｔ２、Ｔ３、ＥＲ，Ｗ！Ｒとして
示した６つの基本タイミング信号で制御される。
命令実行はＷ、Ｔ１．Ｔ２、Ｔ３、ＥＲ，Ｗ！Ｒとして
示した６つの基本タイミング信号で制御される。
データバスにデータか出力されるタイミングはＴ１．Ｔ
２、Ｔ３、−−−−Ｔｎ信号でありデータバスにのデー
タをラッチ回路に伝達するタイミングは、１−記Ｔ１〜
Ｔｎ信号とＷ信号である。このＴ１〜Ｔｎ（、：号とＷ
信号は命令によらず常に出力される信けである。尚Ｔｎ
は本実施例の命令に使用しな◇・ので説明が省略しであ
る。
２、Ｔ３、−−−−Ｔｎ信号でありデータバスにのデー
タをラッチ回路に伝達するタイミングは、１−記Ｔ１〜
Ｔｎ信号とＷ信号である。このＴ１〜Ｔｎ（、：号とＷ
信号は命令によらず常に出力される信けである。尚Ｔｎ
は本実施例の命令に使用しな◇・ので説明が省略しであ
る。
Ｔ１はフェッチ（取り込み）サイクル、Ｔ２〜′ｒｎは
エクゼキュ−１・（実行）サイクルである。
エクゼキュ−１・（実行）サイクルである。
ＥＲはフェッチサイクルＴ１においてＲＯＭ６すなわち
命令データをバッファ４Ｇを介して、データバス１に出
力させる為の制御信号であり、ＷＩＲはフェッチサイク
ルＴｌにおける命令データをインストラクションレジス
タ３Ｇに伝達させる為の書込み制御信号である。ＥＲ，
ＷＩＲ共、前述のＴ１〜Ｔｎ、’Ｗと同様室に出力され
る信号である。
命令データをバッファ４Ｇを介して、データバス１に出
力させる為の制御信号であり、ＷＩＲはフェッチサイク
ルＴｌにおける命令データをインストラクションレジス
タ３Ｇに伝達させる為の書込み制御信号である。ＥＲ，
ＷＩＲ共、前述のＴ１〜Ｔｎ、’Ｗと同様室に出力され
る信号である。
次に「レジスタ３Ｂの内容をレジスタ３Ｃに転送する」
という命令の実行に゛必要な制御信号出力を第２図ロー
１に示す。
という命令の実行に゛必要な制御信号出力を第２図ロー
１に示す。
第２図のａ−２において、エクゼキュ−１・拳サイクル
Ｔ２では制御信号ＥＢにより、レジスタ３Ｂの内容をバ
ッファ４Ｂを介してデータバス１の下位４ビツトに出力
し、書き込み制御信号ＷＣにより、レジスタ３Ｃに伝達
する。
Ｔ２では制御信号ＥＢにより、レジスタ３Ｂの内容をバ
ッファ４Ｂを介してデータバス１の下位４ビツトに出力
し、書き込み制御信号ＷＣにより、レジスタ３Ｃに伝達
する。
以−ヒ２つの命令で使用される制御信号はエクゼキュー
ト・サイクルＴ２でＥＢ、ＥＤ、ＷＡ。
ト・サイクルＴ２でＥＢ、ＥＤ、ＷＡ。
ＷＣ、エクゼキュートφサイクルＴ３でＥＡ、ＷＣとな
り、必要な制御信号は６つとなる。
り、必要な制御信号は６つとなる。
これら制御信号ＥＡ、ＥＢ、ＥＤ、ｗＡ、ｗｃは制御信
号発生回路８によって出力４される。
号発生回路８によって出力４される。
制御信号回路８では、６つの制御信号を出力する為に、
２人力ＯＲ回路が２回路、２人力ＡＮＤ回路が３回路、
３人力ＡＮＤ回路が３回路心安となる。
２人力ＯＲ回路が２回路、２人力ＡＮＤ回路が３回路、
３人力ＡＮＤ回路が３回路心安となる。
このうち制御信号ＷＣがエクゼキュート・サイクルＴ２
とＴ３とで出力しなければならず、無駄ではあるが不可
欠である。さらに多くの命令、機能を実現しようとすれ
ば、このような制御信号が多くなる。
とＴ３とで出力しなければならず、無駄ではあるが不可
欠である。さらに多くの命令、機能を実現しようとすれ
ば、このような制御信号が多くなる。
第１図のようなデータバス構成では制御信号がある一定
の数より少なくする事が出来ない。すなわち、制御信号
発生回路８における制御信号出力回路が小さくならず、
チップサイズが大きくなってしまう欠点がある。
の数より少なくする事が出来ない。すなわち、制御信号
発生回路８における制御信号出力回路が小さくならず、
チップサイズが大きくなってしまう欠点がある。
（発明の課題）
本発明の目的はこれらの欠点を解決するため、データバ
スにラッチ回路を付加したもので以下詳細に説明する。
スにラッチ回路を付加したもので以下詳細に説明する。
（発明の構成および作用）
第３図は本発明の実施例であり、データバスの各ヒ・ン
１１にインバータｌ、インバータ２によって構成される
バスラ・ンチ回路を付加したものである。インバータｌ
の入力はデータバスラインであり、その出力はインバー
タ２の入力へ、インバータ２の出力はインバータ１の入
力、すなわちデータバスラインへ接続されている。その
他は第１図と同様である。ラッチ回路はＣＭＯＳインバ
ータの偶数個のカスケード接続により構成する。第１図
に対してと同様の命令を実行した時の制御信号出力を第
４図のｂに示している。
１１にインバータｌ、インバータ２によって構成される
バスラ・ンチ回路を付加したものである。インバータｌ
の入力はデータバスラインであり、その出力はインバー
タ２の入力へ、インバータ２の出力はインバータ１の入
力、すなわちデータバスラインへ接続されている。その
他は第１図と同様である。ラッチ回路はＣＭＯＳインバ
ータの偶数個のカスケード接続により構成する。第１図
に対してと同様の命令を実行した時の制御信号出力を第
４図のｂに示している。
第４図のｂ−１は第２図のａ−１と同一であるので、第
４図のｂ−２の動作について説明すると、エクゼキュー
）・参サイクルＴ２において制御信号ＥＢを出力し、レ
ジスタ３Ｂの内容をバッファ４Ｂを介してデータバス１
の下位４ビツトに出力する。このときデータバスｌはそ
の直前のフェツチ・サイクルＴ１で出力された内容（命
令）がインバータ１、インバータ２によって構成される
バスラッチ回路５によって保持されている。この内容が
Ｌ（Ｈ）レベルで、レジスタ３Ｂの内容がＨ（Ｌ）レベ
ルであるとすると、エクゼキュート・サイクルＴ２のは
じめにおいてバッファ４Ｂの）Ｉ（Ｌ）レベルにする能
力が、インバータ２のＬ（Ｈ）レベルにする能力よりも
充分にまさっていれば、データバス１はバッファ４Ｂに
よってＨ（Ｌ） ｌ／ベルになる。そしてインバータ１
のＶＴ（しきい値電圧）を越えると、インバータ１の出
力はＬ （Ｈ）レベルとなりインバータ２の出力はＨ，
（Ｌ）レベルとなりデータバス１ （レジスタ３Ｂ）と
同じレベルになる。次にエクゼキュ−１・争サイクルＴ
３においては、データバスｌに対していかなるバッファ
４Ａないし４Ｇをもオンにする制御信号は出力されてい
ない。ここでデータバスｌの内容はエクセ、キュート・
サイクルＴ２におけるレジスタ３Ｂの内容が保持されて
いる。ここでレジスタ３ｃへの占込み制御信号ＷＣが出
力され、レジスタ３ｃにレジスタ３Ｂの内容が伝達され
る。
４図のｂ−２の動作について説明すると、エクゼキュー
）・参サイクルＴ２において制御信号ＥＢを出力し、レ
ジスタ３Ｂの内容をバッファ４Ｂを介してデータバス１
の下位４ビツトに出力する。このときデータバスｌはそ
の直前のフェツチ・サイクルＴ１で出力された内容（命
令）がインバータ１、インバータ２によって構成される
バスラッチ回路５によって保持されている。この内容が
Ｌ（Ｈ）レベルで、レジスタ３Ｂの内容がＨ（Ｌ）レベ
ルであるとすると、エクゼキュート・サイクルＴ２のは
じめにおいてバッファ４Ｂの）Ｉ（Ｌ）レベルにする能
力が、インバータ２のＬ（Ｈ）レベルにする能力よりも
充分にまさっていれば、データバス１はバッファ４Ｂに
よってＨ（Ｌ） ｌ／ベルになる。そしてインバータ１
のＶＴ（しきい値電圧）を越えると、インバータ１の出
力はＬ （Ｈ）レベルとなりインバータ２の出力はＨ，
（Ｌ）レベルとなりデータバス１ （レジスタ３Ｂ）と
同じレベルになる。次にエクゼキュ−１・争サイクルＴ
３においては、データバスｌに対していかなるバッファ
４Ａないし４Ｇをもオンにする制御信号は出力されてい
ない。ここでデータバスｌの内容はエクセ、キュート・
サイクルＴ２におけるレジスタ３Ｂの内容が保持されて
いる。ここでレジスタ３ｃへの占込み制御信号ＷＣが出
力され、レジスタ３ｃにレジスタ３Ｂの内容が伝達され
る。
以」−２つの命令で出力される制御信号はエクゼキュー
ト・サイクルＴ２でＥＢ、ＥＤ、ＷＡ、同Ｔ３でＥＡ、
ＷＣとなり必要な制御信号は５木となる。
ト・サイクルＴ２でＥＢ、ＥＤ、ＷＡ、同Ｔ３でＥＡ、
ＷＣとなり必要な制御信号は５木となる。
この制御信号は制御信号発生回路８によって出力される
。制御信号回路８では、５つの制御信号を出力する為に
、２人力ＯＲ回路が１回路、２人力ＡＮＤ回路が３回路
、３人力ＡＮＤ回路が２回路必要となる。
。制御信号回路８では、５つの制御信号を出力する為に
、２人力ＯＲ回路が１回路、２人力ＡＮＤ回路が３回路
、３人力ＡＮＤ回路が２回路必要となる。
第１図のようなデータバス構成に較べ、２人力ＯＲ回路
が１回路、３人力ＡＮＤ回路が１回路少なくて済む４１
が解かる。
が１回路、３人力ＡＮＤ回路が１回路少なくて済む４１
が解かる。
さらに多くの命令機能を実現すれば、その差はさらに大
きくなる事は明白である。
きくなる事は明白である。
なお、このバスラッチ回路はパターン設計上、データバ
ス上であればどこに構成してもよい。
ス上であればどこに構成してもよい。
（発明の効果）
以上説明したように第１の実施例ではデータバスに対し
て７ヘスラツチ回路を付加しただけで命令によって出力
される制御信号が共通化できる。すなわち制御信号数を
減らすことが出来るので制御信号発生回路が少なくなる
からチップサイズを小さくする事が出来るという利点が
ある。
て７ヘスラツチ回路を付加しただけで命令によって出力
される制御信号が共通化できる。すなわち制御信号数を
減らすことが出来るので制御信号発生回路が少なくなる
からチップサイズを小さくする事が出来るという利点が
ある。
本発明はバスラ・ンチ回路を有しているのでパス方式の
ＩＣに応用することができる。
ＩＣに応用することができる。
第１図は従来のデータバス構成を用いている１チ、ブマ
イコンの内部構成の一８８分を示す図、第２図は従来の
データバス構成による命令を実行した時に出力される制
御信号のタイミング図、第３図は本発明の１実施例を示
す図、第４図は本発明のデータバス構成による命令実行
時に出力される制御信号のタイミング図である。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山木恵−
イコンの内部構成の一８８分を示す図、第２図は従来の
データバス構成による命令を実行した時に出力される制
御信号のタイミング図、第３図は本発明の１実施例を示
す図、第４図は本発明のデータバス構成による命令実行
時に出力される制御信号のタイミング図である。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山木恵−
Claims (1)
- 集積回路によるデータバスにおいて、データバスの各ビ
ット４５に当該ビットのデータを保持するラッチ回路を
もうけ、当該ラッチ回路はＣＭＯＳインバータの偶数個
のカスケード接続により構成することを特徴とするバス
の構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15299983A JPS6045870A (ja) | 1983-08-24 | 1983-08-24 | バスの構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15299983A JPS6045870A (ja) | 1983-08-24 | 1983-08-24 | バスの構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045870A true JPS6045870A (ja) | 1985-03-12 |
Family
ID=15552735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15299983A Pending JPS6045870A (ja) | 1983-08-24 | 1983-08-24 | バスの構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045870A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
-
1983
- 1983-08-24 JP JP15299983A patent/JPS6045870A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
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