JPS6045049A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6045049A JPS6045049A JP58153770A JP15377083A JPS6045049A JP S6045049 A JPS6045049 A JP S6045049A JP 58153770 A JP58153770 A JP 58153770A JP 15377083 A JP15377083 A JP 15377083A JP S6045049 A JPS6045049 A JP S6045049A
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- Japan
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- chip
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/05554—Shape in top view being square
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- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装直に１多ワし、特にウニ八状態で素子
特性を評価する際の位置合わぜを改良した半導体装置に
係わる。
特性を評価する際の位置合わぜを改良した半導体装置に
係わる。
近年、ＬＳＩ素子は年々高集積化され、例えばＭ ＯＳ
メモリの代表的な例としてｄ−ＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）の場合、１６にビットか
ら６４にビットへ、更に２５６にビットへと急速に展開
しており。
メモリの代表的な例としてｄ−ＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）の場合、１６にビットか
ら６４にビットへ、更に２５６にビットへと急速に展開
しており。
１Ｍビットも近々発表されようとしている。このように
素子の集積度が向上してゆくと、１チツプ内に含まれる
機能素子の数も膨大なものとなり、１６にビットでは約
４万素子であったものが、２５６にビットでは約６０万
素となり、更に１Ｍビットでは約２００万一）さ子息上
となっている。
素子の集積度が向上してゆくと、１チツプ内に含まれる
機能素子の数も膨大なものとなり、１６にビットでは約
４万素子であったものが、２５６にビットでは約６０万
素となり、更に１Ｍビットでは約２００万一）さ子息上
となっている。
ところで、このように膨大な数の素子を、１ケの不良も
なく動作させるにはプロセス技術の改良のみならず、各
素子の設計においても十分な配慮がなされていなければ
ならない。従って、このような素子を設計するに当って
は、ｋｋ多くの試験素子の試作、評価によるガータのＥ
’ｊ Ｊｌ；ニーが必要となってくる。
なく動作させるにはプロセス技術の改良のみならず、各
素子の設計においても十分な配慮がなされていなければ
ならない。従って、このような素子を設計するに当って
は、ｋｋ多くの試験素子の試作、評価によるガータのＥ
’ｊ Ｊｌ；ニーが必要となってくる。
従来、このようなデータの’１．’！’債は、素子数が
少ない間は、個々の作業者が千勺で必要なデータを収集
していたが、必要なデータの数が多くなるにつれてコン
ピュータを用いた自動測定が多用されるようになった。
少ない間は、個々の作業者が千勺で必要なデータを収集
していたが、必要なデータの数が多くなるにつれてコン
ピュータを用いた自動測定が多用されるようになった。
しかしながら、こうしたコンピュータを用いた自動測定
においても、最初に測定すべきパッドが正確に探針の位
置にくるように合わせるのは作業者のする仕事であった
。しかも、この位置合わせには相当のＦへ練度全必要と
するため、作業性が低下する。
においても、最初に測定すべきパッドが正確に探針の位
置にくるように合わせるのは作業者のする仕事であった
。しかも、この位置合わせには相当のＦへ練度全必要と
するため、作業性が低下する。
このようなことから、最近、カセグト・ツー・カセット
式の全自動オート・プローバなるものが開発されている
。かかるオート・プローバにより自動測定を行なう場合
には、第１図に示す如く半導体基板（クエへ）１表面に
半導体素子（図示せず）、該半導体素子に電気的に接続
された複数の外部接続用ノ々ツド２・・・を設けた半導
体装置を、オート・プローバにセットして、ウェハ１の
平行を合わせた後、測定すべき場所を探針に合わせてか
ら行なう。しかしながら、前記外部接続用パッド２・・
・の大きさは、通常約１００μｎＸ １００μ扉である
ため、例えば１００ｍｍφのウェハに対し、熱処理によ
るウェハの伸縮と、オート・プローバのステッピング精
度とが合わせて１％あったどすると、ウェハの端から端
までの間で約１ｎｒ１の誤差が生じ、ある部分では素子
のデータ非酸が出来ないという欠点を生ずる。寸だ、オ
ート・プローバ自体のコストが高く、装置自体も＋ｊ２
：！’Ｍ化しているという欠点を有する。
式の全自動オート・プローバなるものが開発されている
。かかるオート・プローバにより自動測定を行なう場合
には、第１図に示す如く半導体基板（クエへ）１表面に
半導体素子（図示せず）、該半導体素子に電気的に接続
された複数の外部接続用ノ々ツド２・・・を設けた半導
体装置を、オート・プローバにセットして、ウェハ１の
平行を合わせた後、測定すべき場所を探針に合わせてか
ら行なう。しかしながら、前記外部接続用パッド２・・
・の大きさは、通常約１００μｎＸ １００μ扉である
ため、例えば１００ｍｍφのウェハに対し、熱処理によ
るウェハの伸縮と、オート・プローバのステッピング精
度とが合わせて１％あったどすると、ウェハの端から端
までの間で約１ｎｒ１の誤差が生じ、ある部分では素子
のデータ非酸が出来ないという欠点を生ずる。寸だ、オ
ート・プローバ自体のコストが高く、装置自体も＋ｊ２
：！’Ｍ化しているという欠点を有する。
本発明は上配り１ｎＫ≦１ごみてなされたもので、彦犬
な数の場合でも素子特性を作業性よくも１′価できる半
辱体装置、宜を提供することｋ ｉｉｌ ｎ”ｌとする
ものである。
な数の場合でも素子特性を作業性よくも１′価できる半
辱体装置、宜を提供することｋ ｉｉｌ ｎ”ｌとする
ものである。
本発明は、半３コ、（体基板表面に、互いに電気的に接
続された少なくとも２ケのデツプ位ＨＨｒ、″決め用パ
ッド全基板に対し幻７ｆ）〕縮上に形成することによっ
て、ウニ八状態で諒二子・１．′１′’ｉ’、ｌ：、を
ＨＨ７価する１、）モ、膨大な数の素子の場合でも、１
）；Ｊ記グ・ツゾ位１メ１６決め用パッドにより各チッ
プでのｊ：？ｊ 金１の外ＷｊＩ Ｊ−雇１’［用パッ
ドからの大幅なズレを検出して自動的に位置を補正し、
素子特性を作業性よく評価できることを骨子とする。
続された少なくとも２ケのデツプ位ＨＨｒ、″決め用パ
ッド全基板に対し幻７ｆ）〕縮上に形成することによっ
て、ウニ八状態で諒二子・１．′１′’ｉ’、ｌ：、を
ＨＨ７価する１、）モ、膨大な数の素子の場合でも、１
）；Ｊ記グ・ツゾ位１メ１６決め用パッドにより各チッ
プでのｊ：？ｊ 金１の外ＷｊＩ Ｊ−雇１’［用パッ
ドからの大幅なズレを検出して自動的に位置を補正し、
素子特性を作業性よく評価できることを骨子とする。
以下１本発明の一実施例を第２図を参照して説明する。
図中のＩＩは、例えば半導体基板としての１００關φの
Ｓｉ基板（ウェハ） ＝内−の−ｌテ絆力≠である。こ
の基板１１の表面には、半導体素子（図示せず）、及び
該半導体素子に接続された複数の外部接続用パッド１２
・・・が形成されている。また、同基板１１の表面には
、互いに電気的に接続された２ケのチップ位置決め用パ
ッド１３□ 、１３．が基板１１に対して対角線上に形
成されている。ここで、チップ位置決め用パッド１３．
，１３２の外形は、外部接続用パッド１２・・・の外形
の１／２となっている。
Ｓｉ基板（ウェハ） ＝内−の−ｌテ絆力≠である。こ
の基板１１の表面には、半導体素子（図示せず）、及び
該半導体素子に接続された複数の外部接続用パッド１２
・・・が形成されている。また、同基板１１の表面には
、互いに電気的に接続された２ケのチップ位置決め用パ
ッド１３□ 、１３．が基板１１に対して対角線上に形
成されている。ここで、チップ位置決め用パッド１３．
，１３２の外形は、外部接続用パッド１２・・・の外形
の１／２となっている。
しかして、本発明によれは、８１基板１１の表面に互い
に電気的に接続された２ケのチップ位置決め用パッド１
３ｔｉ１３２が、基板１１に対して対角線上に形成され
ているため、チップ毎に位置の正確さを確認できる。し
かも、位置が合っていないと判定さＪｌ−だ時には微少
イ（５正が可能となって、熱処理によるウェハの伸縮や
オート・プローパのステッピング精度を［１接するチッ
プ間でのみの誤差に押え、従来の如く素子のデータ収集
が不可能に７．Ｃること全回避できる。
に電気的に接続された２ケのチップ位置決め用パッド１
３ｔｉ１３２が、基板１１に対して対角線上に形成され
ているため、チップ毎に位置の正確さを確認できる。し
かも、位置が合っていないと判定さＪｌ−だ時には微少
イ（５正が可能となって、熱処理によるウェハの伸縮や
オート・プローパのステッピング精度を［１接するチッ
プ間でのみの誤差に押え、従来の如く素子のデータ収集
が不可能に７．Ｃること全回避できる。
また、上記の如く隣接するチップｌｔｉのみのズレを考
えればよいため、測定ｉｎｌの平行合わせ番ｊ−それ程
正確である必要はない。具体的に（ｔ：Ｌ、チツプザイ
ズがｌＱｍｍ×ｌＱ＋＋＋、ｍで位１５決め用パッド１
３１．１３．が５０ ／’ ＝ Ｘ ５０ Ｉｔ ｍ
（外部接続用パッドの１７２ ）のとき、この５Ｌ置決
め用・ぐラド１３１ｍ１３ｔが位１・１−決め用探針（
図示せず）から外れる時の平行度のズレは約０３１すと
なッテ、つｘ ハ１１ ノＳ’ｉ７ａ カらｉ゛：：、
＋ テに、Ｌ約５００ ｐ ＊（Ｑ、 ５ ｍｍ ）で
ある。このイｐ７１Ｊ２、従来の約１ ＋’ｌＦ＋の誤
差と比べて約半分であり、これり、内のｉ：ｕ Ｉｒｅ
の精度は初心者でも容易に一゛こＪＪｌ″Ｌ″き、労力
の：く誠を図って作業性を向上できる。
えればよいため、測定ｉｎｌの平行合わせ番ｊ−それ程
正確である必要はない。具体的に（ｔ：Ｌ、チツプザイ
ズがｌＱｍｍ×ｌＱ＋＋＋、ｍで位１５決め用パッド１
３１．１３．が５０ ／’ ＝ Ｘ ５０ Ｉｔ ｍ
（外部接続用パッドの１７２ ）のとき、この５Ｌ置決
め用・ぐラド１３１ｍ１３ｔが位１・１−決め用探針（
図示せず）から外れる時の平行度のズレは約０３１すと
なッテ、つｘ ハ１１ ノＳ’ｉ７ａ カらｉ゛：：、
＋ テに、Ｌ約５００ ｐ ＊（Ｑ、 ５ ｍｍ ）で
ある。このイｐ７１Ｊ２、従来の約１ ＋’ｌＦ＋の誤
差と比べて約半分であり、これり、内のｉ：ｕ Ｉｒｅ
の精度は初心者でも容易に一゛こＪＪｌ″Ｌ″き、労力
の：く誠を図って作業性を向上できる。
更に、位置決め用パッド１３１．１３．の外形が外部接
続用・ぐラド１２・・・の外形の１／２となっているた
め、位置決め用パッド１．１１ 。
続用・ぐラド１２・・・の外形の１／２となっているた
め、位置決め用パッド１．１１ 。
１３２によって正しい位置と判定された時に外部接続用
パッド１２・・・から探針が外れることを回避できる。
パッド１２・・・から探針が外れることを回避できる。
なか、上記実施例では、Ｓｉｕ板１１の表面に２ケのチ
ップ位置決め用パッドを基板に対して対角線上に形成し
た場合について述べたが、これに限らず、例えば、対角
線上に形成した２ケのチップ位置決め用ノ４ツドの他に
１ケ以上のチップ位置決め用パッドを設けてもよい。ま
た、対角線上に形成する前記パッドの配置も上記実Ｌ１
例の場合に限らない。
ップ位置決め用パッドを基板に対して対角線上に形成し
た場合について述べたが、これに限らず、例えば、対角
線上に形成した２ケのチップ位置決め用ノ４ツドの他に
１ケ以上のチップ位置決め用パッドを設けてもよい。ま
た、対角線上に形成する前記パッドの配置も上記実Ｌ１
例の場合に限らない。
また、上記実施例では、測定前のウェハの位１１ｉ合わ
せを手動で行なうν２↓合について述べたが、これに限
らず、カセット・ツー・カセット式の全自動オートプロ
ーバを用いて行なってもよく、かかる場合、更に能阜の
良い自動測定が可能と〔発明の効果〕 以上詳述した如く本発明によれば、素子特性を作条性よ
く評価できる半尋体其’、Ｈｔ；−を提供できるもので
ある。
せを手動で行なうν２↓合について述べたが、これに限
らず、カセット・ツー・カセット式の全自動オートプロ
ーバを用いて行なってもよく、かかる場合、更に能阜の
良い自動測定が可能と〔発明の効果〕 以上詳述した如く本発明によれば、素子特性を作条性よ
く評価できる半尋体其’、Ｈｔ；−を提供できるもので
ある。
第１図は従来の半フン体装１コ１の３１７面図、２ｔ２
１ツ１は本発明の一実絹例に係る半一′４体装置の平面
量である。 １１・・・Ｓｉ基板（ウニ八）、１２・・・外部接続用
パッド、１３１．１３２・・・チップ位１１１決め用パ
ッド。 出願人（′嬬［人 づ（・埋土 鈴 （゛（−武 ）゛
２第１図 第２図
１ツ１は本発明の一実絹例に係る半一′４体装置の平面
量である。 １１・・・Ｓｉ基板（ウニ八）、１２・・・外部接続用
パッド、１３１．１３２・・・チップ位１１１決め用パ
ッド。 出願人（′嬬［人 づ（・埋土 鈴 （゛（−武 ）゛
２第１図 第２図
Claims (2)
- （１）半導体基板表面に、半導体素子と該半導体素子に
接続された外部接続用パッドを形成した半導体装置にお
いて、半導体基板表面に。 互いに電気的に接続された少なくとも２ケのチップ位置
決め用１４ツド企基板に対し対角紗上に形成したことを
特徴とする半導体装置。 - （２） チップ位置決め用パッドが外部接続用パッドよ
り小さいことを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153770A JPS6045049A (ja) | 1983-08-23 | 1983-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153770A JPS6045049A (ja) | 1983-08-23 | 1983-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045049A true JPS6045049A (ja) | 1985-03-11 |
Family
ID=15569754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153770A Pending JPS6045049A (ja) | 1983-08-23 | 1983-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235212A (en) * | 1988-03-18 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having a mechanical buffer |
| JP2008307283A (ja) * | 2007-06-15 | 2008-12-25 | Fujii Denko Co Ltd | 墜落防止用安全器 |
-
1983
- 1983-08-23 JP JP58153770A patent/JPS6045049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235212A (en) * | 1988-03-18 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having a mechanical buffer |
| JP2008307283A (ja) * | 2007-06-15 | 2008-12-25 | Fujii Denko Co Ltd | 墜落防止用安全器 |
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