JPS6043859A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6043859A JPS6043859A JP15131483A JP15131483A JPS6043859A JP S6043859 A JPS6043859 A JP S6043859A JP 15131483 A JP15131483 A JP 15131483A JP 15131483 A JP15131483 A JP 15131483A JP S6043859 A JPS6043859 A JP S6043859A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に超浅接合の素子と白金
シリサイド(以下”ptSi ”と記す)のシmットキ
ー・バリヤー・ダイオード(以下’ 8BD ”と記す
)とを共有する半導体装置に関する。
シリサイド(以下”ptSi ”と記す)のシmットキ
ー・バリヤー・ダイオード(以下’ 8BD ”と記す
)とを共有する半導体装置に関する。
バイポーラ集積回路では、高速化の為に8BDが用いら
れることが多く、メモリーでは高抵抗と並列に8BDを
入れ書込みパルス幅を縮め、又8TTL(5hottk
y−TTL)では、トランジスタのペースとコレクタ間
のクランプダイオードとしてSBDを用い、トランジス
タの飽和を防ぎ高速Switchingを可能にしてい
る。又実際に用いられる8BDとしては、プロセス面の
簡略さ、特性的安定性からptSiのSBDが最も多く
用いられている0又PtSi上に直接アルミ(以下″A
t” と記す)膜を付けるとPtSiとAtが反応17
、P tAt2というptSiとは仕事関数の異なる合
金が形成され、SBDの電位障壁が変わってしまう、そ
こで従来は、PtSi上には、チタン(Ti)とタング
ステン界との合金(以下”Ti−W” と記す)膜を介
してAt膜を付は配線を形成することが最も良く行なわ
れていた〇一方トランジスタに関しては、トランジスタ
自身の高速化の為に接合のShallow化がすすめら
れており、それにともない電極材料として純Atにかわ
ってAtと3iの合金(以下At−8il+と記す)膜
を使うようになってきた。
れることが多く、メモリーでは高抵抗と並列に8BDを
入れ書込みパルス幅を縮め、又8TTL(5hottk
y−TTL)では、トランジスタのペースとコレクタ間
のクランプダイオードとしてSBDを用い、トランジス
タの飽和を防ぎ高速Switchingを可能にしてい
る。又実際に用いられる8BDとしては、プロセス面の
簡略さ、特性的安定性からptSiのSBDが最も多く
用いられている0又PtSi上に直接アルミ(以下″A
t” と記す)膜を付けるとPtSiとAtが反応17
、P tAt2というptSiとは仕事関数の異なる合
金が形成され、SBDの電位障壁が変わってしまう、そ
こで従来は、PtSi上には、チタン(Ti)とタング
ステン界との合金(以下”Ti−W” と記す)膜を介
してAt膜を付は配線を形成することが最も良く行なわ
れていた〇一方トランジスタに関しては、トランジスタ
自身の高速化の為に接合のShallow化がすすめら
れており、それにともない電極材料として純Atにかわ
ってAtと3iの合金(以下At−8il+と記す)膜
を使うようになってきた。
従って超浅接合の素子とSBDとを共有するような集積
回路では、SBD部分の電極構造としてkt−8i/T
i−W/Pt5iの構造を用いようとする方向にある。
回路では、SBD部分の電極構造としてkt−8i/T
i−W/Pt5iの構造を用いようとする方向にある。
しかしながらこの電極構造では、At−8i中のSiが
スバ、タ一時にTi−W膜とAt−8i膜との界面に析
出し、この析出した3iはTt−w膜と局所的な反応を
起こす。ひとたび、この反応が起きると’rt−w膜は
もはやAtとPtSi間の拡散バリヤ膜としての働きを
失ない、AtとPtSiとの反応が起きPt5jにかわ
ってPt、A22という合金の8BDが形成され、それ
にともないSBDの電位障壁も低下してしまうという問
題がある。従って本発明は以上の問題点に対処してなさ
れたもので安定した特性を有したSBDと超浅接合の素
子とを共有する半導体装置を提供するにある。
スバ、タ一時にTi−W膜とAt−8i膜との界面に析
出し、この析出した3iはTt−w膜と局所的な反応を
起こす。ひとたび、この反応が起きると’rt−w膜は
もはやAtとPtSi間の拡散バリヤ膜としての働きを
失ない、AtとPtSiとの反応が起きPt5jにかわ
ってPt、A22という合金の8BDが形成され、それ
にともないSBDの電位障壁も低下してしまうという問
題がある。従って本発明は以上の問題点に対処してなさ
れたもので安定した特性を有したSBDと超浅接合の素
子とを共有する半導体装置を提供するにある。
すなわち、本発明の要旨は、復数の回路素子を含むSi
基板上に素子の電極或いは、SBDとして選択的にpt
Siが形成されている半導体装置に於いて、該PtSi
上にTi−Wとの合金膜を有し、前記TiとWとの合金
膜上に純At膜を有し、更に前記純At膜上にAt、!
=Siの合金膜を有することを特徴とする半導体装置に
ある。
基板上に素子の電極或いは、SBDとして選択的にpt
Siが形成されている半導体装置に於いて、該PtSi
上にTi−Wとの合金膜を有し、前記TiとWとの合金
膜上に純At膜を有し、更に前記純At膜上にAt、!
=Siの合金膜を有することを特徴とする半導体装置に
ある。
以下図面を参照し本発明の詳細につき従来構造と比較し
ながら説明する。第1図はS D I)とトランジスタ
を共有する集積回路の従来構造での特徴的断面を示した
ものである。SBD部分はP t 8 i膜(301)
とTi−W膜(302)と純At膜(303)とを層状
に重ねた構造の電極を有し、トランジスタ部分は拡散層
上(101,102゜103)に直接Atをつけた構造
の電極を有している。素子の高速化の為に超浅接合のト
ランジスタを用いるようになると電極構造としては、そ
の断面を第2図に示した様に純At膜にかわってAtと
Si との合金膜を用いる方向にある。つまり、トラン
ジスタ部分は拡散層上にht−s;膜(202)をつけ
た電極構造となりSBD部分はPt8i膜(301)と
Ti−W膜(302)とAt−5i膜(304)とを層
状に重ねた構造の電極が望まれるが、この構造では第3
図に示した様にA/、−8i合金膜(304)中の8i
が析出し、その析出した5i(401)は下地’ri−
w膜(3o2ンと局所的に反応し、シリサイド(402
)を形成し、Ti −W膜のAtとPt5i間のバリヤ
としての能力が失なわれ、AtとPtS iとの反応が
起きてS、B Dの特性が変わってしまう、それを防ぐ
為に考えられたのが本発明であう、その一実施例の断面
を示すのが第4図であり、その−製造方法を示すのが第
5〜7図である。製造方法としては、まずS 13 D
形成部分の酸化膜(104)を除去し選択的にPt8i
(301)’i影形成く第5 図) 、 次Vc Ti
−W膜を付着し、フォトレジストをマスクとしてエツ
チングしSBD部分にだけTi−W膜(302) ’、
r残す(第6図)、次にトランジスタのエミッタ、ベー
ス、コレクタの各電極部の酸化膜を除去し、純Atを数
千へスパッタ付着後At−8i合金をスバ、ター付着し
、フォトレジストをマスクとして選択的に純AtとAz
−si金合金両層を同時にエツチングし電極を形成する
(第7図)0 以上の方法で形成された本発明の一実施例では、その電
極構造としてSBD部はPtSi (301)とTi−
W膜(302) 、純At膜(305)、At−8i膜
(306)が層状に重なったものとなっている。この構
造ではkA−8i中のSiはTi−W膜上に殆んど析出
せず、従って第3図で示した様な反応は起きず安定した
8BD特性が得られる。一方トランジスタ部分では、拡
散層(101,102゜103)上に純M膜(203)
とkt−8i 合金膜(204)とが層状に重なった構
造となっており、従来の純At膜だけの場合に比ベアロ
・イスパイクによる接合破壊が起きにくい。
ながら説明する。第1図はS D I)とトランジスタ
を共有する集積回路の従来構造での特徴的断面を示した
ものである。SBD部分はP t 8 i膜(301)
とTi−W膜(302)と純At膜(303)とを層状
に重ねた構造の電極を有し、トランジスタ部分は拡散層
上(101,102゜103)に直接Atをつけた構造
の電極を有している。素子の高速化の為に超浅接合のト
ランジスタを用いるようになると電極構造としては、そ
の断面を第2図に示した様に純At膜にかわってAtと
Si との合金膜を用いる方向にある。つまり、トラン
ジスタ部分は拡散層上にht−s;膜(202)をつけ
た電極構造となりSBD部分はPt8i膜(301)と
Ti−W膜(302)とAt−5i膜(304)とを層
状に重ねた構造の電極が望まれるが、この構造では第3
図に示した様にA/、−8i合金膜(304)中の8i
が析出し、その析出した5i(401)は下地’ri−
w膜(3o2ンと局所的に反応し、シリサイド(402
)を形成し、Ti −W膜のAtとPt5i間のバリヤ
としての能力が失なわれ、AtとPtS iとの反応が
起きてS、B Dの特性が変わってしまう、それを防ぐ
為に考えられたのが本発明であう、その一実施例の断面
を示すのが第4図であり、その−製造方法を示すのが第
5〜7図である。製造方法としては、まずS 13 D
形成部分の酸化膜(104)を除去し選択的にPt8i
(301)’i影形成く第5 図) 、 次Vc Ti
−W膜を付着し、フォトレジストをマスクとしてエツ
チングしSBD部分にだけTi−W膜(302) ’、
r残す(第6図)、次にトランジスタのエミッタ、ベー
ス、コレクタの各電極部の酸化膜を除去し、純Atを数
千へスパッタ付着後At−8i合金をスバ、ター付着し
、フォトレジストをマスクとして選択的に純AtとAz
−si金合金両層を同時にエツチングし電極を形成する
(第7図)0 以上の方法で形成された本発明の一実施例では、その電
極構造としてSBD部はPtSi (301)とTi−
W膜(302) 、純At膜(305)、At−8i膜
(306)が層状に重なったものとなっている。この構
造ではkA−8i中のSiはTi−W膜上に殆んど析出
せず、従って第3図で示した様な反応は起きず安定した
8BD特性が得られる。一方トランジスタ部分では、拡
散層(101,102゜103)上に純M膜(203)
とkt−8i 合金膜(204)とが層状に重なった構
造となっており、従来の純At膜だけの場合に比ベアロ
・イスパイクによる接合破壊が起きにくい。
以上説明したとおり、本発明によれば、PtSiの8B
D上のTI−W膜とSiとの反応を抑えPLM2形成に
よる、SBD特性変動がなく超浅接合用のAz−siの
配線を用いることができる。従って本発明を用いること
により熱的に安定した超浅接合素子とSBDとを有する
高速動作可能な半導体装置を得ることができる。
D上のTI−W膜とSiとの反応を抑えPLM2形成に
よる、SBD特性変動がなく超浅接合用のAz−siの
配線を用いることができる。従って本発明を用いること
により熱的に安定した超浅接合素子とSBDとを有する
高速動作可能な半導体装置を得ることができる。
第1図〜第3図は従来構造の断面図、第4図は本発明の
一実施例、第5図〜第7図は本発明を実現しうる一製造
方法を示す。 同、図に於いて、101・・・・・・n型コレクタ層、
102・・・・・・p型ベース層、’103・・・・−
・n型エミ。 り層、104・・・・・・シリコン酸化膜、201・・
・・・・純At膜、202・・・・・・At−5i膜、
203・・・・・・純At膜、204・・・・・・Al
−8i膜、301・・・・・・PtSi層、302・・
・・・・Ti−W膜、303・・・・・・純A/、膜、
304・・・・・・At5t膜、305・−・・・・純
At膜、306・・・・・・At−8i膜、401・・
・・・・析出Ss s 402・・・・・・ノリサイド
、601・・・・・・フォトレジスト、701・・・・
・・フォトレジスト。
一実施例、第5図〜第7図は本発明を実現しうる一製造
方法を示す。 同、図に於いて、101・・・・・・n型コレクタ層、
102・・・・・・p型ベース層、’103・・・・−
・n型エミ。 り層、104・・・・・・シリコン酸化膜、201・・
・・・・純At膜、202・・・・・・At−5i膜、
203・・・・・・純At膜、204・・・・・・Al
−8i膜、301・・・・・・PtSi層、302・・
・・・・Ti−W膜、303・・・・・・純A/、膜、
304・・・・・・At5t膜、305・−・・・・純
At膜、306・・・・・・At−8i膜、401・・
・・・・析出Ss s 402・・・・・・ノリサイド
、601・・・・・・フォトレジスト、701・・・・
・・フォトレジスト。
Claims (1)
- 複数の回路素子を含むシリコン基板上に、素子の電極或
いはショットキーバリヤーダイオードとして選択的に白
金シリサイドが形成されている半導体装置に於いて、該
白金シリサイド上にチタ/とタングステンの合金膜を有
し、前記チタンとタングステンの合金膜上に純アルミ膜
を有し、更に前記純アルミ膜上にアルミとシリコンの合
金膜を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15131483A JPS6043859A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15131483A JPS6043859A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6043859A true JPS6043859A (ja) | 1985-03-08 |
Family
ID=15515932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15131483A Pending JPS6043859A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6043859A (ja) |
-
1983
- 1983-08-19 JP JP15131483A patent/JPS6043859A/ja active Pending
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