JPS6042071A - ドライバ出力回路 - Google Patents
ドライバ出力回路Info
- Publication number
- JPS6042071A JPS6042071A JP58151280A JP15128083A JPS6042071A JP S6042071 A JPS6042071 A JP S6042071A JP 58151280 A JP58151280 A JP 58151280A JP 15128083 A JP15128083 A JP 15128083A JP S6042071 A JPS6042071 A JP S6042071A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- output
- signal
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
- B41J2/36—Print density control
- B41J2/37—Print density control by compensation for variation in current
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は感熱記録装置の発熱体を駆動するサーマルヘッ
ド用ドライバ出力回路に関するものであるＯ 〔従来技術〕 従来のこの種のドライバ出力回路の一例を第１図に示し
説明すると、この第１図はサーマルヘッドのドライバ集
積回路（ＩＣ）の−例を示すもので、１６ビツト・シフ
トレジスタ、１６ビツト・２ツチ回路を備え、そして各
ビットごとにイネーブル回路、ドライバ出力を有してい
る。
ド用ドライバ出力回路に関するものであるＯ 〔従来技術〕 従来のこの種のドライバ出力回路の一例を第１図に示し
説明すると、この第１図はサーマルヘッドのドライバ集
積回路（ＩＣ）の−例を示すもので、１６ビツト・シフ
トレジスタ、１６ビツト・２ツチ回路を備え、そして各
ビットごとにイネーブル回路、ドライバ出力を有してい
る。
図において、（１；はクロック信号が印加されるクロッ
ク信号入力端子、（２）はデータが印加されるデータ入
力端子、（３）はデータの出力が得られるデータ出力端
子、（４）はう・ツチ信号が印加されるラッチ信号入力
端子、（５）はイネーブル信号が印加されるイネーブル
信号入力端子、（６）は１６ビツト・レジスタ、（７）
は１６ビツト・ラッチ回路、（８ａ）はイネーブル回路
、（９）は出力ドライバ回路である。
ク信号入力端子、（２）はデータが印加されるデータ入
力端子、（３）はデータの出力が得られるデータ出力端
子、（４）はう・ツチ信号が印加されるラッチ信号入力
端子、（５）はイネーブル信号が印加されるイネーブル
信号入力端子、（６）は１６ビツト・レジスタ、（７）
は１６ビツト・ラッチ回路、（８ａ）はイネーブル回路
、（９）は出力ドライバ回路である。
このように構成されたサーマルヘッド用ＩＣの回路にお
いて、まず、クロック信号入力端子（１１に印加された
クロック信号によシ、データ入力端子（２）に印加され
たデータが１６ビツト・シフトレジスタ（６）に読み込
まれると同時に、この１６ビツト・シフトレジスタ（６
）内のデータが１ビツトずつ移動し、データ出力端子（
３）よシ次々に出力される。
いて、まず、クロック信号入力端子（１１に印加された
クロック信号によシ、データ入力端子（２）に印加され
たデータが１６ビツト・シフトレジスタ（６）に読み込
まれると同時に、この１６ビツト・シフトレジスタ（６
）内のデータが１ビツトずつ移動し、データ出力端子（
３）よシ次々に出力される。
つぎに、この１６ビツト・シフトレジスタ（６）の各１
ビツトごとに設けられた１６ビツト・ラッチ回路（７）
はラッチ信号入力端子（４）に印加されるラッチ信号に
よって１６ビツト・シフトレジスタ（６）内のデータを
読み込むと同時に、そので−夕をイネーブル回路（８＾
）に出力する。そして、このデータはイネーブル信号入
力端子（５）に印加されるイネーブル信号によって出力
ドライバ回路（９）に加えられ、サーマルヘッド（図示
せず）を駆動する。
ビツトごとに設けられた１６ビツト・ラッチ回路（７）
はラッチ信号入力端子（４）に印加されるラッチ信号に
よって１６ビツト・シフトレジスタ（６）内のデータを
読み込むと同時に、そので−夕をイネーブル回路（８＾
）に出力する。そして、このデータはイネーブル信号入
力端子（５）に印加されるイネーブル信号によって出力
ドライバ回路（９）に加えられ、サーマルヘッド（図示
せず）を駆動する。
しかしながら、このようなサーマルヘッド用ＩＣは以上
のように、１つのイネーブル信号ですべての出力ドライ
バ回路（９）を同時に制御しているため、電源電圧の変
動という点で大きな問題があった。
のように、１つのイネーブル信号ですべての出力ドライ
バ回路（９）を同時に制御しているため、電源電圧の変
動という点で大きな問題があった。
これをこのＩＣとサーマルヘッドおよび電源の配線を示
す第２図によって説明する。この第２図において、ＧＩ
Ｊは１６ビツトのドライバ出力をもつサーマルヘッド用
ＩＣであり、その内部構成は第１図に示したとおりであ
る。
す第２図によって説明する。この第２図において、ＧＩ
Ｊは１６ビツトのドライバ出力をもつサーマルヘッド用
ＩＣであり、その内部構成は第１図に示したとおりであ
る。
（１２１はサーマルヘッドの発熱体の等価抵抗、（Ｉり
は直流電圧Ｖｃｃ を供給する電源端子でちる。
は直流電圧Ｖｃｃ を供給する電源端子でちる。
そして、端子（１１、（２１、（３１、（４１、（５１
はそれぞれ第１図に示すクロック信号入力端子（１）、
データ入力端子（２）、データ出力端子（３）、ラッチ
信号入力端子（４）およびイネーブル信号入力端子（５
）に対応しておシ、この各端子（１１、（２１、区χ（
４１、＋５１にそれぞれタイムチャートである第３図に
示す信号Ａ 、 Ｂ 、 Ｃ。
はそれぞれ第１図に示すクロック信号入力端子（１）、
データ入力端子（２）、データ出力端子（３）、ラッチ
信号入力端子（４）およびイネーブル信号入力端子（５
）に対応しておシ、この各端子（１１、（２１、区χ（
４１、＋５１にそれぞれタイムチャートである第３図に
示す信号Ａ 、 Ｂ 、 Ｃ。
Ｄを加えた場合を考察する。なお、Ｅは電圧の波形を示
す。
す。
信号Ａによりクロックパルスが１６発入力された時刻ｔ
において、サーマルヘッド用ＩＣ（１１）内の１６ビツ
ト・シフトレジスタ（６）内の全データは１Ｈ“となり
、このデータが信号Ｃによシサーマルヘッド用Ｉ（４１
）内の１６ビツト・ラッチ回路（７）に読み込まれると
同時にサーマルヘッド用ＩＣＱＤ内のイネーブル回路（
８ａ）に出力される。このデータは信号Ｃに次のパルス
が現われるまでサーマルヘッド用Ｉ Ｃ（１１）内の１
６ビツト・ラッチ回路（７）に保持される。
において、サーマルヘッド用ＩＣ（１１）内の１６ビツ
ト・シフトレジスタ（６）内の全データは１Ｈ“となり
、このデータが信号Ｃによシサーマルヘッド用Ｉ（４１
）内の１６ビツト・ラッチ回路（７）に読み込まれると
同時にサーマルヘッド用ＩＣＱＤ内のイネーブル回路（
８ａ）に出力される。このデータは信号Ｃに次のパルス
が現われるまでサーマルヘッド用Ｉ Ｃ（１１）内の１
６ビツト・ラッチ回路（７）に保持される。
そして、信号りによシサーマルヘッド用ＩＣＱＤ内の出
力ドライバ回路（９）が動作し、その出力端子の電圧が
Ｅに示すように変化する。
力ドライバ回路（９）が動作し、その出力端子の電圧が
Ｅに示すように変化する。
このとき、１６ビツトの出力ドライバ回路（９）がすべ
て同時に動作するため、電源端子α□□□に接続された
電源に大きな負担がかかシ、電圧Ｖｃｃ （第３図参照
）が瞬間的に大きく変動する。
て同時に動作するため、電源端子α□□□に接続された
電源に大きな負担がかかシ、電圧Ｖｃｃ （第３図参照
）が瞬間的に大きく変動する。
このように、従来のサーマルヘッド用ドライバＩＣは複
数のドライバ出力を同時にスイッチングさせるため、電
源にとって大きな負荷となシ、これによって電圧スパイ
クが発生し、誤動作の原因となっていた。
数のドライバ出力を同時にスイッチングさせるため、電
源にとって大きな負荷となシ、これによって電圧スパイ
クが発生し、誤動作の原因となっていた。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は電源電圧の変動を減少させることができ、また、半導
体素子の動作安定化を図ると共に誤動作を防止すること
ができるドライバ出力回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は電源電圧の変動を減少させることができ、また、半導
体素子の動作安定化を図ると共に誤動作を防止すること
ができるドライバ出力回路を提供することにある。
このような目的を達成するため、本発明はタイミングの
異なる複数のイネーブル信号により、複数の出力ドライ
バをタイミングをずらしてスイッチングするようにした
ものである。
異なる複数のイネーブル信号により、複数の出力ドライ
バをタイミングをずらしてスイッチングするようにした
ものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第４図は本発明によるドライバ出力回路の一実施例を示
す回路図で、′す”−マルヘッド用ＩＣの回路構成の一
例を示すものである。
す回路図で、′す”−マルヘッド用ＩＣの回路構成の一
例を示すものである。
この第４図において第１図と同一符号のものは相当部分
を示し、ａ〔は１つの外部信号であるイネーブル信号入
力端子（５）とクロック信号入力端子（１１に印加され
るクロック信号とを入力とし、これら両人力に基いてタ
イミングの異なる２つのイネーブル信号Ｄ２Ｎ＋ Ｄ２
Ｎ＋１を作シだすイネーブル信号発生回路で、その出力
であるタイミングの異なる２つのイネーブル信号（１０
ａ）、（１０ｂ）によって出力ドライバ回路を制御する
イネーブル回路（８ｂ）を制御するように構成されてい
る。そして、このイネーブル信号発生回路ＱＯ）は電流
駆動を行うドライバ出力を複数個有する半導体素子内に
設けられている０ つぎにこの第４図に示す実施例の動作を第５図を参照し
て説明する。第５図は第４図の動作説明に供する各部信
号の変化を示すタイムチャートである。ここで、ＩＣは
第２図に示すように構成され配線されている。
を示し、ａ〔は１つの外部信号であるイネーブル信号入
力端子（５）とクロック信号入力端子（１１に印加され
るクロック信号とを入力とし、これら両人力に基いてタ
イミングの異なる２つのイネーブル信号Ｄ２Ｎ＋ Ｄ２
Ｎ＋１を作シだすイネーブル信号発生回路で、その出力
であるタイミングの異なる２つのイネーブル信号（１０
ａ）、（１０ｂ）によって出力ドライバ回路を制御する
イネーブル回路（８ｂ）を制御するように構成されてい
る。そして、このイネーブル信号発生回路ＱＯ）は電流
駆動を行うドライバ出力を複数個有する半導体素子内に
設けられている０ つぎにこの第４図に示す実施例の動作を第５図を参照し
て説明する。第５図は第４図の動作説明に供する各部信
号の変化を示すタイムチャートである。ここで、ＩＣは
第２図に示すように構成され配線されている。
まず、第５図に示す各信号Ａ、Ｂ、Ｃ，Ｄがそれぞれ第
４図に示すクロック信号入力端子（１）、データ入力端
子（２）、ラッチ信号入力端子（４）、イネーブル信号
入力端子（５）に加えられる。そして、信号Ａによりク
ロックパルスが１６発人力された時刻りにおいて１６ビ
ツト・シフトレジスタ（６）内のデータはすべて１Ｈ“
となっている。
４図に示すクロック信号入力端子（１）、データ入力端
子（２）、ラッチ信号入力端子（４）、イネーブル信号
入力端子（５）に加えられる。そして、信号Ａによりク
ロックパルスが１６発人力された時刻りにおいて１６ビ
ツト・シフトレジスタ（６）内のデータはすべて１Ｈ“
となっている。
つぎに、ラッチ信号入力端子（４）に印加される信号Ｃ
によってそれらのデータが１６ビツト・ラッチ回路（７
）に読み込まれると同時に、イネーブル回路（８ｂ）へ
出力される。このデータは信号Ｃに次のパルスが現われ
るまで１６ビツト・ラッチ回路（７）に保持される。そ
して、イネーブル信号入力端子（５）に印加される信号
りとクロッ′り信号入力端子（１）に印加される信号Ａ
によってイネーブル信号発生回路Ｑｌからタイミングの
異なる２つのイネーブル信号Ｄ２ＮＩ Ｄ２Ｎ＋１を得
て、これによって出力ドライバ回路（９）が動作し、そ
の出力端子の電圧が第５図に示すＥ２Ｎｌ ”２Ｎ＋１
のように変化する。ここで、２Ｎｌ ２Ｎ＋１はそれぞ
れ偶数ビット、奇数ビットに関するものであることを示
す。
によってそれらのデータが１６ビツト・ラッチ回路（７
）に読み込まれると同時に、イネーブル回路（８ｂ）へ
出力される。このデータは信号Ｃに次のパルスが現われ
るまで１６ビツト・ラッチ回路（７）に保持される。そ
して、イネーブル信号入力端子（５）に印加される信号
りとクロッ′り信号入力端子（１）に印加される信号Ａ
によってイネーブル信号発生回路Ｑｌからタイミングの
異なる２つのイネーブル信号Ｄ２ＮＩ Ｄ２Ｎ＋１を得
て、これによって出力ドライバ回路（９）が動作し、そ
の出力端子の電圧が第５図に示すＥ２Ｎｌ ”２Ｎ＋１
のように変化する。ここで、２Ｎｌ ２Ｎ＋１はそれぞ
れ偶数ビット、奇数ビットに関するものであることを示
す。
この第５図に示すタイムチャートから明らかなように、
出力ドライバ回路（９）の奇数ビットと偶数ビットでは
スイッチングのタイミングがずれるため、電源の負荷が
第１図に示す従来のものよｐ軽くなシ、それだけ電源電
圧の変動が減少する。
出力ドライバ回路（９）の奇数ビットと偶数ビットでは
スイッチングのタイミングがずれるため、電源の負荷が
第１図に示す従来のものよｐ軽くなシ、それだけ電源電
圧の変動が減少する。
このように、出力ドライバ回路（９）のスイッチング時
における電源電圧の変動を減少させることができ、これ
に伴って半導体素子の動作安定化を図シ、誤動作を防止
することができる。
における電源電圧の変動を減少させることができ、これ
に伴って半導体素子の動作安定化を図シ、誤動作を防止
することができる。
以上本発明を１つの外部信号りとクロック信号Ａからイ
ネーブル信号発生回路０ωによって２つのイネーブル信
号Ｄ２Ｎ Ｄ２Ｎ＋１を得て、 出力ドライバ回路（９
）を制御する場合を例にとって説明したが、本発明はこ
れに限定されるものではなく、この種他にも次のような
手段が考えられる。すなわち、複数の外部信号とクロッ
ク信号Ａからイネーブル信号発生回路（［０）によって
複数のイネーブル信号を得ることもできる。
ネーブル信号発生回路０ωによって２つのイネーブル信
号Ｄ２Ｎ Ｄ２Ｎ＋１を得て、 出力ドライバ回路（９
）を制御する場合を例にとって説明したが、本発明はこ
れに限定されるものではなく、この種他にも次のような
手段が考えられる。すなわち、複数の外部信号とクロッ
ク信号Ａからイネーブル信号発生回路（［０）によって
複数のイネーブル信号を得ることもできる。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、外部信号とクロック信号の入力に基いて
タイミングの異なる２つのイネーブル信号を発生せしめ
、この２つのイネーブル信号によって出力ドライバ回路
を制御してスイッチングする簡単な回路構成によって、
出力ドライバ回路のスイッチング時における電源電圧の
変動を減少させることができるので、実用上の効果紘極
めて大である。まだ、この電源電圧変動の減少に附随し
て半導体素子の動作安定化を図９、誤動作を防止するこ
とができるという点において極めて有効である。
いることなく、外部信号とクロック信号の入力に基いて
タイミングの異なる２つのイネーブル信号を発生せしめ
、この２つのイネーブル信号によって出力ドライバ回路
を制御してスイッチングする簡単な回路構成によって、
出力ドライバ回路のスイッチング時における電源電圧の
変動を減少させることができるので、実用上の効果紘極
めて大である。まだ、この電源電圧変動の減少に附随し
て半導体素子の動作安定化を図９、誤動作を防止するこ
とができるという点において極めて有効である。
第１図は従来のサーマルヘッド用ＩＣの一例１示す回路
結ｎ図、第２図は第１図に示すＩＣとサーマルヘッドお
よび電源の結線図、第３図は第２図の動作説明に供する
タイムチャート、第４図は本発明によるドライバ出力回
路の一実施例を示す回路結線図、第５図は第４図の動作
説明に供するタイムチャートである。 （１）・・・・クロック信号入力端子、（５）・・φ・
イネーブル信号入力端子、（９）・・・・ドライノく出
力回路、００）・・・・イネーブル信号発生回路。 代理人 大岩増雄
結ｎ図、第２図は第１図に示すＩＣとサーマルヘッドお
よび電源の結線図、第３図は第２図の動作説明に供する
タイムチャート、第４図は本発明によるドライバ出力回
路の一実施例を示す回路結線図、第５図は第４図の動作
説明に供するタイムチャートである。 （１）・・・・クロック信号入力端子、（５）・・φ・
イネーブル信号入力端子、（９）・・・・ドライノく出
力回路、００）・・・・イネーブル信号発生回路。 代理人 大岩増雄
Claims (1)
- 電流駆動を行うドライバ出力を複数個有する半導体素子
において、この半導体素子の内部に、外部信号とクロッ
ク信号の入力に基いてタイミングの異なる複数のイネー
ブル信号を発生するイネーブル信号発生回路を設け、前
記複数のイネーブル信号によ多制御され前記各ドライバ
出力がタイミングをずらしてスイッチング動作を行い得
るようにしたことを特徴とするドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151280A JPS6042071A (ja) | 1983-08-17 | 1983-08-17 | ドライバ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151280A JPS6042071A (ja) | 1983-08-17 | 1983-08-17 | ドライバ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042071A true JPS6042071A (ja) | 1985-03-06 |
Family
ID=15515227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151280A Pending JPS6042071A (ja) | 1983-08-17 | 1983-08-17 | ドライバ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146158A (ja) * | 1990-10-09 | 1992-05-20 | Nec Corp | 印字制御回路 |
-
1983
- 1983-08-17 JP JP58151280A patent/JPS6042071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146158A (ja) * | 1990-10-09 | 1992-05-20 | Nec Corp | 印字制御回路 |
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