JPS6041384A - リレ−制御回路 - Google Patents
リレ−制御回路Info
- Publication number
- JPS6041384A JPS6041384A JP14932783A JP14932783A JPS6041384A JP S6041384 A JPS6041384 A JP S6041384A JP 14932783 A JP14932783 A JP 14932783A JP 14932783 A JP14932783 A JP 14932783A JP S6041384 A JPS6041384 A JP S6041384A
- Authority
- JP
- Japan
- Prior art keywords
- relay
- codec
- circuit
- channel
- time slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割電子交換機におけるリレー制御回路に
関するものである。
関するものである。
従来、時分割電子交換機の加入者回路に用いられるリレ
ー回路の制御は、ＰＣＭデータ出力タイムスロットを指
定するチャンネルパルスを印加されて作動する符復号器
（ＣＯＤＥＣ＞ とは、全く独立した制御線を用いて行
なうものや、ＰＣＭデータと同様に、フレームに同期し
たデータハイウェイにリレー回路の開閉情報を供給して
制御を行なう方法がある。
ー回路の制御は、ＰＣＭデータ出力タイムスロットを指
定するチャンネルパルスを印加されて作動する符復号器
（ＣＯＤＥＣ＞ とは、全く独立した制御線を用いて行
なうものや、ＰＣＭデータと同様に、フレームに同期し
たデータハイウェイにリレー回路の開閉情報を供給して
制御を行なう方法がある。
しかしながら、上記従来の技術によれば、一定の位置に
置かれた特定のデコード回路から各リレー回路までは、
シリアル−パラレル変換等によ）、一対一の対応関係の
信号線を配し、各制御情報を送る構成であるため、リレ
ー回路の増加に伴い、かかるリレー制御信号線も著しく
増加し、従って、リレー制御回路自体の集積化を図って
も、出力端子数の増加が障害となシ、回路規模に比較し
て集積回路の小型化、経済化が困難であった。
置かれた特定のデコード回路から各リレー回路までは、
シリアル−パラレル変換等によ）、一対一の対応関係の
信号線を配し、各制御情報を送る構成であるため、リレ
ー回路の増加に伴い、かかるリレー制御信号線も著しく
増加し、従って、リレー制御回路自体の集積化を図って
も、出力端子数の増加が障害となシ、回路規模に比較し
て集積回路の小型化、経済化が困難であった。
本発明は、上記従来の欠点を除去するものであり、各符
復号器のチャンネルパルスを利用し、加入者回路用のリ
レー回路をマトリックス的に制御することにより、リレ
ー回路の増加にもかかわらず、リレー制御信号線の線数
を減じ、小型化、経済化を図りうるリレー制御回路を提
供することを目的とする。
復号器のチャンネルパルスを利用し、加入者回路用のリ
レー回路をマトリックス的に制御することにより、リレ
ー回路の増加にもかかわらず、リレー制御信号線の線数
を減じ、小型化、経済化を図りうるリレー制御回路を提
供することを目的とする。
本発明に係るリレー制御回路は、ＰＣＭデータ出力タイ
ムスロットを指定するチャンネルパルスを印加されて作
動するｎ個の符復号器と、この各符復号器毎に接続した
ｍ個のリレー回路を含むｎ個の加入者回路とからなり、
ｎｘｍ個のリレー回ンネルタイムスロット中に１タイム
スロットヲ１周期とするｍ相のクロックを発生させる手
段を設け、該ｍ相のクロックを夫々対応する列リレー回
路群にデータラッチクロックとして入力すると共に、前
記符復号器のチャンネルパルスを当該符復号器の行リレ
ー回路群に前記ラッチ回路のクロックイネーブル信号と
して入力し、前記符復号器のＰＣＭ−１声データハイウ
エイに同期し、１チヤンネルタイムスロツト中のｍビッ
トに当該符復号器のｍ個のリレー開閉情報を配置した構
成を有するシリアルデータに基づき、リレー開閉信号を
読み出して、前記ｎｘｍ個のリレーを個別に制御する構
成である。
ムスロットを指定するチャンネルパルスを印加されて作
動するｎ個の符復号器と、この各符復号器毎に接続した
ｍ個のリレー回路を含むｎ個の加入者回路とからなり、
ｎｘｍ個のリレー回ンネルタイムスロット中に１タイム
スロットヲ１周期とするｍ相のクロックを発生させる手
段を設け、該ｍ相のクロックを夫々対応する列リレー回
路群にデータラッチクロックとして入力すると共に、前
記符復号器のチャンネルパルスを当該符復号器の行リレ
ー回路群に前記ラッチ回路のクロックイネーブル信号と
して入力し、前記符復号器のＰＣＭ−１声データハイウ
エイに同期し、１チヤンネルタイムスロツト中のｍビッ
トに当該符復号器のｍ個のリレー開閉情報を配置した構
成を有するシリアルデータに基づき、リレー開閉信号を
読み出して、前記ｎｘｍ個のリレーを個別に制御する構
成である。
一１Ｈｃ、Ｆ１号器（ＣＯＤＥＣ）を作動させるために
は、２，０４８ ＭＨｚ 、 １，５４４ ＭＨｚなど
のシステムクロックや、チャンネルパルスト呼ばれる８
ＫＨｚのサンプリングパルスが用いられている。そのサ
ンプリングパルスの幅は対応する回路のＰＣＭ出力のタ
イムスロットに一致することが多い。
は、２，０４８ ＭＨｚ 、 １，５４４ ＭＨｚなど
のシステムクロックや、チャンネルパルスト呼ばれる８
ＫＨｚのサンプリングパルスが用いられている。そのサ
ンプリングパルスの幅は対応する回路のＰＣＭ出力のタ
イムスロットに一致することが多い。
かかる点に注目し、本発明に係るリレー制御回路は、Ｐ
ＣＭデータハイウェイ以外にリレー制御専用のシリアル
データハイウェイを設けて、全リレー回路に共通に入力
し、符復号器のチャンネルパルスとビットシフトクロッ
クをリレー回路の行方向１列方向の制御線を用いて入力
して、加入者回路機能に必要な各種のリレー回路をマト
リックス的に制御する点に特徴を有する。
ＣＭデータハイウェイ以外にリレー制御専用のシリアル
データハイウェイを設けて、全リレー回路に共通に入力
し、符復号器のチャンネルパルスとビットシフトクロッ
クをリレー回路の行方向１列方向の制御線を用いて入力
して、加入者回路機能に必要な各種のリレー回路をマト
リックス的に制御する点に特徴を有する。
以下、本発明に係るリレー制御回路の一実施例を図面を
参照しつつ説明する。
参照しつつ説明する。
第１図は、本発明に係るリレー制御回路の一実施例の回
路構成図であり、第２図は同実施例の各部の動作信号波
形を示すタイムチャート図である。
路構成図であり、第２図は同実施例の各部の動作信号波
形を示すタイムチャート図である。
第１図中、５，１．−５ｐは、符復号器ＣＣ０ＤＥＣ）
であり、入力端子２より入力されるシステムクロックＡ
（第２図参照）と、入力端子１，１〜１．ｎ よシ夫々
入力されＱ８ＫＨｚのチャンネルパルスＤ１〜Ｄｎとに
よって作動する。チャンネルパルスＤ１〜］）ｎは対応
する行リレー回路群６．１１〜６．１ ｍ 、 ６．２
１〜６．２ｍ、・・・６．ｎ１〜６．ｎｍにラッチ回路
のクロックイネーブル信号として入力される。各リレー
回路６．１１〜（ｉ、ｎｍけリレー７．１１〜７．ｎｍ
とクロックイネーブル付ラッチ回路とから構成されてい
る。
であり、入力端子２より入力されるシステムクロックＡ
（第２図参照）と、入力端子１，１〜１．ｎ よシ夫々
入力されＱ８ＫＨｚのチャンネルパルスＤ１〜Ｄｎとに
よって作動する。チャンネルパルスＤ１〜］）ｎは対応
する行リレー回路群６．１１〜６．１ ｍ 、 ６．２
１〜６．２ｍ、・・・６．ｎ１〜６．ｎｍにラッチ回路
のクロックイネーブル信号として入力される。各リレー
回路６．１１〜（ｉ、ｎｍけリレー７．１１〜７．ｎｍ
とクロックイネーブル付ラッチ回路とから構成されてい
る。
１１はシフトレジスタであシ、反転ゲート９によって逆
相となったシステムクロックＸをシフトクロックとして
おり、端子４よシ入力されるリレークロックＢ（第２図
参照）、？５Ｉらｍ相のクロックＥ１〜Ｅｍ （第２図
参照）を発生させる。ｍ相のクロックＥ１〜Ｅｍは、夫
々対応する列リレー回路群６．１１〜６．ｎ １ 、６
．１２〜６．ｎ２．−°“、６．＋ｍ〜５．ｎｍに１タ
イムスロツトを周期とするデータラッチクロックとして
入力される。
相となったシステムクロックＸをシフトクロックとして
おり、端子４よシ入力されるリレークロックＢ（第２図
参照）、？５Ｉらｍ相のクロックＥ１〜Ｅｍ （第２図
参照）を発生させる。ｍ相のクロックＥ１〜Ｅｍは、夫
々対応する列リレー回路群６．１１〜６．ｎ １ 、６
．１２〜６．ｎ２．−°“、６．＋ｍ〜５．ｎｍに１タ
イムスロツトを周期とするデータラッチクロックとして
入力される。
端子３からは、対応するチャンネルタイムスロットにリ
レー開閉情報を配置した構成を有するシリアルデータが
、バッファ回路８を介して、全リレー回路６．１１〜５
．ｎｍに共通に入力される。
レー開閉情報を配置した構成を有するシリアルデータが
、バッファ回路８を介して、全リレー回路６．１１〜５
．ｎｍに共通に入力される。
第２図に示すように、符復号器のＰＣＭ音声データハイ
ウェイに同期し、１チヤンネルタイムスロツト中のｍビ
ットに自該符復号器に接続したｍ個のリレー回路のリレ
ー開閉情報のシリアルデータＣ（１２５μｓ周期）に基
づき、１タイムスロツトを周期とするデータＥ１〜Ｅｒ
ｎと、１フレーム中の特定タイムスロットのクロックの
みを有効とするクロックイネーブル信号Ｄ１〜］）ｎ
とによって、リレー回路６．１１〜５． ｎｍは１フレ
ーム中の特定タイムスロットの対応ビットのＩｔ Ｏ３
＋又は１″の情報を取シ込み、次のフレームまでその情
報を保持する。
ウェイに同期し、１チヤンネルタイムスロツト中のｍビ
ットに自該符復号器に接続したｍ個のリレー回路のリレ
ー開閉情報のシリアルデータＣ（１２５μｓ周期）に基
づき、１タイムスロツトを周期とするデータＥ１〜Ｅｒ
ｎと、１フレーム中の特定タイムスロットのクロックの
みを有効とするクロックイネーブル信号Ｄ１〜］）ｎ
とによって、リレー回路６．１１〜５． ｎｍは１フレ
ーム中の特定タイムスロットの対応ビットのＩｔ Ｏ３
＋又は１″の情報を取シ込み、次のフレームまでその情
報を保持する。
従って０″又は” Ｉ ”をリレーの６開閉”に対応さ
せることにより、現実にリレーの開閉が実行される。
せることにより、現実にリレーの開閉が実行される。
以上説明した如く、本発明に係るリレー制御回路は、加
入者回路のリレー回路を符復号器のチャンネルパルスを
利用してマトリックス的に制御する構成であるため、リ
レーの開閉制御線を規則的かつ短線化を図り得、その線
数を大幅に減らすことができ、回路規模全体として小型
化、経済化を達成し得るという特長を有する。
入者回路のリレー回路を符復号器のチャンネルパルスを
利用してマトリックス的に制御する構成であるため、リ
レーの開閉制御線を規則的かつ短線化を図り得、その線
数を大幅に減らすことができ、回路規模全体として小型
化、経済化を達成し得るという特長を有する。
第１図は、本発明に係るリレー制御回路の一実施例の回
路構成図、第２図は同実施例Ｖｃｂける各部の動作信号
波形を示すタイムチャート図である。 １．１〜１．ｎ・・・チャンネルパルスの入力端子２・
・システムクロックの入力端子 ３・・・リレー開閉シリアルデータの端子４・・・リレ
ークロックの端子 ５．１〜５．ｎ−’−符復号器（ＣＯＤＥＣ）６、月〜
５．ｎｍ・・・リレー回路 ７．１１〜７．ｎｍ・・・リレー ８・・・バッファ回路 ９・・・反転ゲート ｌＱ、１１〜１０．ｎｍ・・・クロックイネーブル付ラ
ッチ回路１１・・・シフトレジスタ Ａ・・・システムクロック（ＩＥ相） Ｘ・・・システムクロック（逆Ｎ ） Ｂ・・・リレークロック Ｃ・・・リレーデータハイウェイ（シリアルデータ）Ｄ
１〜Ｄｎ・・・チャンネルパルス Ｅ１〜Ｅｍ・・・データラッチクロック出願人 日本′
亀気株式会社
路構成図、第２図は同実施例Ｖｃｂける各部の動作信号
波形を示すタイムチャート図である。 １．１〜１．ｎ・・・チャンネルパルスの入力端子２・
・システムクロックの入力端子 ３・・・リレー開閉シリアルデータの端子４・・・リレ
ークロックの端子 ５．１〜５．ｎ−’−符復号器（ＣＯＤＥＣ）６、月〜
５．ｎｍ・・・リレー回路 ７．１１〜７．ｎｍ・・・リレー ８・・・バッファ回路 ９・・・反転ゲート ｌＱ、１１〜１０．ｎｍ・・・クロックイネーブル付ラ
ッチ回路１１・・・シフトレジスタ Ａ・・・システムクロック（ＩＥ相） Ｘ・・・システムクロック（逆Ｎ ） Ｂ・・・リレークロック Ｃ・・・リレーデータハイウェイ（シリアルデータ）Ｄ
１〜Ｄｎ・・・チャンネルパルス Ｅ１〜Ｅｍ・・・データラッチクロック出願人 日本′
亀気株式会社
Claims (1)
- ＰＣＭデータ出力タイムスロットを指定するチャンネル
パルスを印加されて作動するｎ個の符復号器と、この各
符復号器毎に接続したｍ個のリレー回路を含むｎ個の加
入者回路とからなり、ｎ×ｍ個のリレー回路毎にゲルト
機能付ラッチ回路を付加し、１チヤンネルタイムスロツ
ト中に１タイムスロツトを１周期とするｍ相のクロック
を発生させる手段を設け、該ｍ相のクロックを夫々対応
する列リレー回路群にデータラッチクロックとして入力
すると共に、前記符復号器のチャンネルパルスを当該符
復号器の行リレー回路群に前記ラッチ回路のクロックイ
ネーブル信号として入力し、前記符復号器のＰＣＭ音声
音声データイウエイに同期し、１チヤンネルタイムスロ
ツト中のｍピットに当該符復号器のｍ個のリレー開閉情
報を配置した構成を有するシリアルデータに基づき、リ
レー開閉信号を読み出して、前記ｎ×ｍ個のリレーを個
別に制御することを特徴とするリレー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14932783A JPS6041384A (ja) | 1983-08-16 | 1983-08-16 | リレ−制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14932783A JPS6041384A (ja) | 1983-08-16 | 1983-08-16 | リレ−制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041384A true JPS6041384A (ja) | 1985-03-05 |
Family
ID=15472684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14932783A Pending JPS6041384A (ja) | 1983-08-16 | 1983-08-16 | リレ−制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670827A (ja) * | 1992-06-29 | 1994-03-15 | Araco Corp | 車両用座席のフレーム一体成形構造 |
-
1983
- 1983-08-16 JP JP14932783A patent/JPS6041384A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670827A (ja) * | 1992-06-29 | 1994-03-15 | Araco Corp | 車両用座席のフレーム一体成形構造 |
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