JPS6041322A - クリア回路 - Google Patents
クリア回路Info
- Publication number
- JPS6041322A JPS6041322A JP14940583A JP14940583A JPS6041322A JP S6041322 A JPS6041322 A JP S6041322A JP 14940583 A JP14940583 A JP 14940583A JP 14940583 A JP14940583 A JP 14940583A JP S6041322 A JPS6041322 A JP S6041322A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- source
- transistor
- channel
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭ ＯＳ型Ｉ ＣＣＭ−ＯＳ型集積回路）で構
成されたカラ／り、ラッチ等を、電源投入時にクリア（
イニシャライズ、初＋１Ｊｊ化）する場合に適したクリ
ア回路に関する。
成されたカラ／り、ラッチ等を、電源投入時にクリア（
イニシャライズ、初＋１Ｊｊ化）する場合に適したクリ
ア回路に関する。
第１図は従来のノ４ワーオンクリア回路、？ｎ ２図は
同回路の作用を示すタイミングチャートである。即ち電
源投入前（は電源Ｖ Ｄ ’Ｄに対するｙｓｓの供給端
とａ点は同電位にを〕つたから、電源投入してＶＳＳが
下がれば、当然同電位を保つためａ点も下がる。ａ点は
、導通状態にあるＰチャ坏ル型ＭＯ８）う／ジスタＴ
Ｐ”ｆ介して充電されるコンデ／すＣにより電位が上カ
ーク。
同回路の作用を示すタイミングチャートである。即ち電
源投入前（は電源Ｖ Ｄ ’Ｄに対するｙｓｓの供給端
とａ点は同電位にを〕つたから、電源投入してＶＳＳが
下がれば、当然同電位を保つためａ点も下がる。ａ点は
、導通状態にあるＰチャ坏ル型ＭＯ８）う／ジスタＴ
Ｐ”ｆ介して充電されるコンデ／すＣにより電位が上カ
ーク。
該電位がインバータ１０回路しきい値電圧をこえた時点
で出力ｖＯが低レベルになる。しかしてこの出力ＶＯの
先に接続されるラッチ、カウンタ等は期間τの■Ｏレベ
ルを用いてクリアが行なわれる。上記期間τは、全ラッ
チ、カウンタ等をクリアするために一定値以上なければ
ならずつ−Ｊ Ｉ） ａ点波形の立ち上がシ勾配はゆる
やかな方がよいのに、コンデンサＣはオン状態のトラン
ジスタＴＰで充′融されるため、コンデンサＣの値とト
ランジスタＴＰのＷ／Ｌ （Ｗはチャネル幅、Ｌはチャ
ネル長）のＬが太きくなシ、これらコンデ／す及びトラ
ンジスタがＩＣ上に占める・ぞターン面積が大となる問
題があった。
で出力ｖＯが低レベルになる。しかしてこの出力ＶＯの
先に接続されるラッチ、カウンタ等は期間τの■Ｏレベ
ルを用いてクリアが行なわれる。上記期間τは、全ラッ
チ、カウンタ等をクリアするために一定値以上なければ
ならずつ−Ｊ Ｉ） ａ点波形の立ち上がシ勾配はゆる
やかな方がよいのに、コンデンサＣはオン状態のトラン
ジスタＴＰで充′融されるため、コンデンサＣの値とト
ランジスタＴＰのＷ／Ｌ （Ｗはチャネル幅、Ｌはチャ
ネル長）のＬが太きくなシ、これらコンデ／す及びトラ
ンジスタがＩＣ上に占める・ぞターン面積が大となる問
題があった。
本発明は上記実・ｌＩ’ｆ Ｋζ（７、ｉみてなされた
もので。
もので。
ＩＣ上に占める・ぐターフ専有面積を小々らしめること
ができるクリア回路を提供しようとするものである。
ができるクリア回路を提供しようとするものである。
本発明は、上記コンデンサ及びトランジスタの・平ター
ン専有面積を減少させるため、コンデンサに充電するド
レイン電流をカットオフ状態にまでおさえてやるように
したものである。
ン専有面積を減少させるため、コンデンサに充電するド
レイン電流をカットオフ状態にまでおさえてやるように
したものである。
以下図面全参照して本発明の一実施例を説明する。１呆
３図は同実姉例の回路図、第４図は同回路の作用を示す
タイミングチャートである。
３図は同実姉例の回路図、第４図は同回路の作用を示す
タイミングチャートである。
Ｐヂャ不ル型トランジスタＴＰＯダート、ソース間には
コンデンサＣ８が設けられ、Ｎチャネル型トランジスタ
ＴＮのダート、ソース間にはコンデンサＣ２が設けられ
る。トランジスタＴＮのゲート３点はトランジスタＴＰ
Ｏドレインに接続され、トランジスタＴＰＯグー）ｂ点
はトランジスタＩｆ ）ｌのドレイ／に接続される。ト
ランジスタＴＰＯソースは′電源ＶＤＤの供給端に４゛
に続され、トランジスタＴ）ｌのソースは電源ｙｓｓの
供給端に接続される。ａ点はインバータ１を介してＶｏ
出力端に接続され、この出力端はラッテのクリ、ア端子
等に接続されるのは第１図の場合と同様である。
コンデンサＣ８が設けられ、Ｎチャネル型トランジスタ
ＴＮのダート、ソース間にはコンデンサＣ２が設けられ
る。トランジスタＴＮのゲート３点はトランジスタＴＰ
Ｏドレインに接続され、トランジスタＴＰＯグー）ｂ点
はトランジスタＩｆ ）ｌのドレイ／に接続される。ト
ランジスタＴＰＯソースは′電源ＶＤＤの供給端に４゛
に続され、トランジスタＴ）ｌのソースは電源ｙｓｓの
供給端に接続される。ａ点はインバータ１を介してＶｏ
出力端に接続され、この出力端はラッテのクリ、ア端子
等に接続されるのは第１図の場合と同様である。
しかして電源投入前は、ＶＤＤ供給端とｙｓｓ供給端は
′電位が等しいと考えられる。次に電源投入されるとｙ
ｓｓは所定の低レベルに下がシ、ａ点も電源投入前と同
電位を１呆つためＶＳＳレベルに下がるが、ｂ点は電源
投入前のま＼の電位にある。従って第４図に示される如
く時刻ｔ＝Ｏに＃ｊｊ源を投入すると、第３図のａ点は
それぞれ°Ｌ″″（低）、”Ｈ″（高）レベルに初期化
される。時刻０＜１＜τの期間トランジスタＴＰ、ＴＮ
にはそれぞれオフリーク電流が流れ、それぞれコンデン
サ充電 ｔｃ２に充ｒｊｊが行なわれる。この間ａ点、
ｂ点はそれぞれ”Ｌ″→１（Ｈ＋＋、“Ｈ″′→“Ｌ″
′に徐々に移行する。この過程においてトランジスタＴ
ＰまたはＴ ＋＋のダート電圧がＭＯＳ）ランジスタの
しきい値付近までぐると、該トランジスタの抵抗値が急
激に減少するため、該トランジスタのドレインに接続さ
れた側のコンデンサが急激に充電される。これにともな
い、他方のトランジスタのダート電位も。
′電位が等しいと考えられる。次に電源投入されるとｙ
ｓｓは所定の低レベルに下がシ、ａ点も電源投入前と同
電位を１呆つためＶＳＳレベルに下がるが、ｂ点は電源
投入前のま＼の電位にある。従って第４図に示される如
く時刻ｔ＝Ｏに＃ｊｊ源を投入すると、第３図のａ点は
それぞれ°Ｌ″″（低）、”Ｈ″（高）レベルに初期化
される。時刻０＜１＜τの期間トランジスタＴＰ、ＴＮ
にはそれぞれオフリーク電流が流れ、それぞれコンデン
サ充電 ｔｃ２に充ｒｊｊが行なわれる。この間ａ点、
ｂ点はそれぞれ”Ｌ″→１（Ｈ＋＋、“Ｈ″′→“Ｌ″
′に徐々に移行する。この過程においてトランジスタＴ
ＰまたはＴ ＋＋のダート電圧がＭＯＳ）ランジスタの
しきい値付近までぐると、該トランジスタの抵抗値が急
激に減少するため、該トランジスタのドレインに接続さ
れた側のコンデンサが急激に充電される。これにともな
い、他方のトランジスタのダート電位も。
Ｉｖ’ｌ ＯＳ ）ランジスタをオンさせる側へ急激に
遷移するだめ、他方のトランジスタのドレインに接続さ
れた側のコンデンサにも急激に充電される。時間ｔ≧τ
ではａ点、ｂ点はそれぞれ“Ｈ”レベル、゛Ｌ″レベル
ｌ／ｉｌ： テ安定’ｔ ル。
遷移するだめ、他方のトランジスタのドレインに接続さ
れた側のコンデンサにも急激に充電される。時間ｔ≧τ
ではａ点、ｂ点はそれぞれ“Ｈ”レベル、゛Ｌ″レベル
ｌ／ｉｌ： テ安定’ｔ ル。
上述した動作を行なうクリア回路にあっては。
トランジスタＴＰまだはＴＩのオフリーク′書”：Ｌ流
でコンデンサＣの充電を行なうから１期間τを長くしか
もコンデンサＣの値を小さくできる。
でコンデンサＣの充電を行なうから１期間τを長くしか
もコンデンサＣの値を小さくできる。
才だ上記のようにオフリークでコンデンサ充電を行なう
から、充電時定数に関与するトランジスタのＷ／ＬのＬ
は充電に余シ１♂′４係なくなり、従って該Ｌｉ短くで
き、これらによってＩＣ上に占める・やターン面積が小
になるものである。また各トランジスタはオフ状態でコ
ンデンサ充電を行ない、急激にオン状態に移行してコン
デンサ充電を行なうため、ノイズ等に対し安定である。
から、充電時定数に関与するトランジスタのＷ／ＬのＬ
は充電に余シ１♂′４係なくなり、従って該Ｌｉ短くで
き、これらによってＩＣ上に占める・やターン面積が小
になるものである。また各トランジスタはオフ状態でコ
ンデンサ充電を行ない、急激にオン状態に移行してコン
デンサ充電を行なうため、ノイズ等に対し安定である。
以上説明した如く本発明によれば、オフリーク電流でコ
ンデンサ充電を行なうためノ９ターン面積が縮小され、
またオフリーク状態から急にオン状態に移行するため、
ノイズ９♂に対し安定化されたクリア回路が提供できる
ものである。
ンデンサ充電を行なうためノ９ターン面積が縮小され、
またオフリーク状態から急にオン状態に移行するため、
ノイズ９♂に対し安定化されたクリア回路が提供できる
ものである。
第１図は従来のクリア回路図、第２図は同回路の作用を
示すタイミングチャート、第３図は本発明の一実施例の
回路図、第４図は同回路の作用を示すタイミングチャー
トである。 ＴＰ、ＴＮ・・・トラ７ジスク、Ｃ，、Ｃ，・・・コン
デンサ、ｖＤＤ、■ＳＳ・＝’ｆ１．ｑ源、ｌ・・・イ
ンバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 ２ 図 ｓｓ
示すタイミングチャート、第３図は本発明の一実施例の
回路図、第４図は同回路の作用を示すタイミングチャー
トである。 ＴＰ、ＴＮ・・・トラ７ジスク、Ｃ，、Ｃ，・・・コン
デンサ、ｖＤＤ、■ＳＳ・＝’ｆ１．ｑ源、ｌ・・・イ
ンバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 ２ 図 ｓｓ
Claims (1)
- 【特許請求の範囲】 （ＩＩ Ｉ／Ｗ １チヤネル型トラ／ジスタ及び第２チ
ヤ坏ル型トラ／ジスタと、前記第１チヤネル型トランジ
スタのダート、ソース間に接続される第１のコンデ／す
と、前記第２チヤネル型トランジスタのダート、ソース
間に接続される第２のコンデンサと、前記第１チヤネル
型トラ／ジスタノダートを前記第２チヤネル型トラン・
ゾスタのドレインに接続しかつ前記第２チヤネル型トラ
ンジスタのダートを前記第１チヤイ・ル型トランジスタ
のドレインに接続する手段と、前記第１チヤネル型トラ
ンジスタのソースを第１の電源供給端に接続しかつ前記
第２チヤネル型トランジスタのソースを第２の゛電源供
給端に接続する手段とを具備したことを特徴とするクリ
ア回路。 （２）前記第２チヤネル型トランジスタのグー゛トと第
２のコンデンサ間からインバータを介してクリア出力を
取シ出すことを特徴とする特許請求の範囲第１項に記載
のクリア回路。 （３）前記第１チヤネル型はＰブーヤネル型で。 第２チヤネル型はＮブーヤネル型であることを特徴とす
る特許請求の範囲第１項に記載のクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14940583A JPS6041322A (ja) | 1983-08-16 | 1983-08-16 | クリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14940583A JPS6041322A (ja) | 1983-08-16 | 1983-08-16 | クリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041322A true JPS6041322A (ja) | 1985-03-05 |
Family
ID=15474409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14940583A Pending JPS6041322A (ja) | 1983-08-16 | 1983-08-16 | クリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0533072Y2 (ja) * | 1987-11-18 | 1993-08-24 |
-
1983
- 1983-08-16 JP JP14940583A patent/JPS6041322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0533072Y2 (ja) * | 1987-11-18 | 1993-08-24 |
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