JPS603777A - プログラムの分割実行方法 - Google Patents
プログラムの分割実行方法Info
- Publication number
- JPS603777A JPS603777A JP11400183A JP11400183A JPS603777A JP S603777 A JPS603777 A JP S603777A JP 11400183 A JP11400183 A JP 11400183A JP 11400183 A JP11400183 A JP 11400183A JP S603777 A JPS603777 A JP S603777A
- Authority
- JP
- Japan
- Prior art keywords
- program
- slave
- cpu
- divided
- address
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）技術分野
この発明は、メインＣＰＵでプログラムを分割し、分割
されたプログラムを分散して各スレーブＣＰＵで実行し
ていくようにしたマルチＣＰＵシステムのプログラムの
分割実行方法に関する。
されたプログラムを分散して各スレーブＣＰＵで実行し
ていくようにしたマルチＣＰＵシステムのプログラムの
分割実行方法に関する。
（ｂン従来技術とその欠点
メインＣＰＵと複数個のスレーブ−ＣＰ Ｕとで構成さ
れ、メインＣＰＵにおいて一連のプローグラムを分割し
、その分割されたプログラムを各スレーブＣＰＵに分散
するよ°うにした従来のマルチＣＰＵシステムにおいて
は、メインＣＰＵからアドレス情報が引き渡された各ス
レーブＣＰ Ｕが処理を終了した段階でメインＣＰＵに
対して割り込みをかり、次に実行すべき分割プログラム
のアドレス情報をメインＣＰＵから受け取るようにして
いた。しかし、この方法では並列度を上げるためにプロ
グラムを細かく分割していくと、メイン・ＣＰＵとスレ
ーブＣＰＵ間の通信処理が増加していき、分割による並
列実行に伴う処理速度の向上が望めなくなる不都合があ
った・ （Ｃ）発明の目的 この発明の目的は、メインＣＰＵと各スレーブＣＰＵの
相互の通信に起因する時間的オーツ＼−へソドが非常に
小さく、ＣＰＵ間を高速ムこ結合することのできるプロ
グラムの分割実行方法を提供することにある。
れ、メインＣＰＵにおいて一連のプローグラムを分割し
、その分割されたプログラムを各スレーブＣＰＵに分散
するよ°うにした従来のマルチＣＰＵシステムにおいて
は、メインＣＰＵからアドレス情報が引き渡された各ス
レーブＣＰ Ｕが処理を終了した段階でメインＣＰＵに
対して割り込みをかり、次に実行すべき分割プログラム
のアドレス情報をメインＣＰＵから受け取るようにして
いた。しかし、この方法では並列度を上げるためにプロ
グラムを細かく分割していくと、メイン・ＣＰＵとスレ
ーブＣＰＵ間の通信処理が増加していき、分割による並
列実行に伴う処理速度の向上が望めなくなる不都合があ
った・ （Ｃ）発明の目的 この発明の目的は、メインＣＰＵと各スレーブＣＰＵの
相互の通信に起因する時間的オーツ＼−へソドが非常に
小さく、ＣＰＵ間を高速ムこ結合することのできるプロ
グラムの分割実行方法を提供することにある。
ｆｄ１発明の構成および効果
この発明は要約すれば、各スレーブＣＰＵに接続されて
いるローカルメモリそれぞれに同一の一連のプログラム
を同一のアドレスを付りて格納しておき、メインＣＰＵ
にて次に実行すべき分割プログラムの先頭ア１−レスを
一時記憶手段手段に設定し、現在の分割プロゲラＪ１の
実行を完了したスレーブＣＰＵが」二記一時記憶手段か
ら次に実行すべき分割プログラムの先頭アドレスを読み
出すようにして、一連のプログラムを実行していくよう
にし またものである。
いるローカルメモリそれぞれに同一の一連のプログラム
を同一のアドレスを付りて格納しておき、メインＣＰＵ
にて次に実行すべき分割プログラムの先頭ア１−レスを
一時記憶手段手段に設定し、現在の分割プロゲラＪ１の
実行を完了したスレーブＣＰＵが」二記一時記憶手段か
ら次に実行すべき分割プログラムの先頭アドレスを読み
出すようにして、一連のプログラムを実行していくよう
にし またものである。
この発明によれば、メインＣＰＬＩは一時記憶手段に実
行すべき分割プログラムの先頭アドレスを書き込んでい
くだけで、複数のスレーブＣＰＵのうち時間の空いてい
るスレーブＣＩ）’Ｕがその分割プログラムを実行して
いくことになるために、メインＣＩ） ＵとスレーブＣ
ＰＵ間の通信時間が非常に短くなり、このためプログラ
ムを細かく分割しても通信による時間的オーハーヘソド
が非常に小さくなる利点がある。
行すべき分割プログラムの先頭アドレスを書き込んでい
くだけで、複数のスレーブＣＰＵのうち時間の空いてい
るスレーブＣＩ）’Ｕがその分割プログラムを実行して
いくことになるために、メインＣＩ） ＵとスレーブＣ
ＰＵ間の通信時間が非常に短くなり、このためプログラ
ムを細かく分割しても通信による時間的オーハーヘソド
が非常に小さくなる利点がある。
ｔｅ＋実施例
第１図はこの発明の方法を実施するマルチＣＰＵシステ
ムのブロック図である。
ムのブロック図である。
図において、１ばメインＣＰＵ、２，３はスレーブＣＰ
Ｕである。この例ではスレーブＣＰＵは２個である。
Ｕである。この例ではスレーブＣＰＵは２個である。
前記メインＣＰＵ １からはＦＩＦＯ（ＦＩＲ３Ｔ Ｉ
Ｎ ＦＩＲ３Ｔ ０ＵＴ）メモリ４．５に対し、データ
バスＤＢＩを介して分割プログラムの先頭アドレスを書
き込んでいく。Ｆ Ｉ ＦＯメモリ４．５は入力順位の
早いデータから読み、出されていくスタック構成のメモ
リであり、ＦＩＦＯメモリ４．で上位アドレスを記憶し
、ＦＩＦＯメモリ５で下位アドレスを記憶する。メイン
ＣＰＵＩからの書き込みは省き込み制御信’１ＪＷＨ，
ＷＬによって詞？ａｌｌされる。
Ｎ ＦＩＲ３Ｔ ０ＵＴ）メモリ４．５に対し、データ
バスＤＢＩを介して分割プログラムの先頭アドレスを書
き込んでいく。Ｆ Ｉ ＦＯメモリ４．５は入力順位の
早いデータから読み、出されていくスタック構成のメモ
リであり、ＦＩＦＯメモリ４．で上位アドレスを記憶し
、ＦＩＦＯメモリ５で下位アドレスを記憶する。メイン
ＣＰＵＩからの書き込みは省き込み制御信’１ＪＷＨ，
ＷＬによって詞？ａｌｌされる。
前記スレーブＣＰＵ２にはローカルメモリ６が接続され
、スレーブＣＰＵ３にはローカルメモリ７が接続されて
いる。ローカルメモリ６および７には同一の一連のプロ
グラムが同一のアドレスに格納されていて、同プログラ
ムをスレーブＣＰＵ２およびスレーブＣｌ） Ｕ ３の
どぢらでも実行できるようにしている。
、スレーブＣＰＵ３にはローカルメモリ７が接続されて
いる。ローカルメモリ６および７には同一の一連のプロ
グラムが同一のアドレスに格納されていて、同プログラ
ムをスレーブＣＰＵ２およびスレーブＣｌ） Ｕ ３の
どぢらでも実行できるようにしている。
スレーブＣＰＵ２は、データバスＤＢ２を介してローカ
ルメモリ６から読み出したデータが命令コードである場
合、ジャンプ命令判定回路８に対して信号Ｓ１を送出す
る。ジャンプ命令判定回路８は、その信号Ｓ１を受りた
ときのデータバスＤＢ２に設定されているデータがジャ
ンプ命令コードである場合、ジャンプアドレス設定量に
！＆ １０に対して信！弓、 ３２を送出する。ジャン
プアドレス設定回路１０は上記信号Ｓ２を受りたとき優
先割り当゛ζ回路１２に対してジャンプアドレス設定要
求信号−３３を送出する。スレーブＣＰＬＩａ側にも、
上記ジートンブ命令刊定回路８およびシャンシアトレス
設定回路１０に対応してジャンプ命令判定回路９および
ジャンプアドレス設定回路１１が設りられている。そし
てスレーブＣＰ １１３がデータバス１．） Ｂ ２
’上に命令コードを検出すると信号３１′をジャンプ命
令判定回路９に送出し、ジャンプ命令判定回路９は、そ
のときの命令コードがジャンプ命令コードであれはジャ
ンプアドレス設定回路１１に刻して信号Ｓ２’を送出す
る。またジャンプアドレス設定回路１１は上記信号Ｓ２
’を受りたときに１北先割り当て回路１２に対してジャ
ンプアドレス設定要求信号３３’を送出する。
ルメモリ６から読み出したデータが命令コードである場
合、ジャンプ命令判定回路８に対して信号Ｓ１を送出す
る。ジャンプ命令判定回路８は、その信号Ｓ１を受りた
ときのデータバスＤＢ２に設定されているデータがジャ
ンプ命令コードである場合、ジャンプアドレス設定量に
！＆ １０に対して信！弓、 ３２を送出する。ジャン
プアドレス設定回路１０は上記信号Ｓ２を受りたとき優
先割り当゛ζ回路１２に対してジャンプアドレス設定要
求信号−３３を送出する。スレーブＣＰＬＩａ側にも、
上記ジートンブ命令刊定回路８およびシャンシアトレス
設定回路１０に対応してジャンプ命令判定回路９および
ジャンプアドレス設定回路１１が設りられている。そし
てスレーブＣＰ １１３がデータバス１．） Ｂ ２
’上に命令コードを検出すると信号３１′をジャンプ命
令判定回路９に送出し、ジャンプ命令判定回路９は、そ
のときの命令コードがジャンプ命令コードであれはジャ
ンプアドレス設定回路１１に刻して信号Ｓ２’を送出す
る。またジャンプアドレス設定回路１１は上記信号Ｓ２
’を受りたときに１北先割り当て回路１２に対してジャ
ンプアドレス設定要求信号３３’を送出する。
上記（夏先割り当て回路１２ば、上記ジャンプアドレス
設定要求伯Ｖ４−３３とジャンプアドレス設定要求信号
Ｓ３’とを同時に受けたとき、予め定められた優先順位
でラッチパルスＬＳ、ＬＳ’を発生させる回路である。
設定要求伯Ｖ４−３３とジャンプアドレス設定要求信号
Ｓ３’とを同時に受けたとき、予め定められた優先順位
でラッチパルスＬＳ、ＬＳ’を発生させる回路である。
またこの１北先割り当て回１洛１２は、ラッチパルスＬ
ＳまたはＬＳ’を送出するときに同時にＦＩＦＯメモリ
４，５に対して転送りロック信号Ｓ４を送出し、ト用Ｆ
Ｏメモリ４．５の出力に次のジャンデアｌレスを設定
する。
ＳまたはＬＳ’を送出するときに同時にＦＩＦＯメモリ
４，５に対して転送りロック信号Ｓ４を送出し、ト用Ｆ
Ｏメモリ４．５の出力に次のジャンデアｌレスを設定
する。
ランチ回路１３．ｉ４は、」二記ラッチパルスＬＳを受
けたときＰＩＦ、、Ｏメモリ４，５の出力に設定されて
いるジャンプアドレスを取り込む。同様にラッチ回路１
５．１６は、ランチパルスＬＳ’を受けたときにそれぞ
れｒｖ ＩＦＯメモリ４，５の出力に設定されているジ
ャンプアドレスを取り込む。上記ジャンプアルレス設定
回路１０は、優先割り当て回路１２に対してジャンプア
ドレス設定要求信号Ｓ３を送出した後、一定時間を置い
てラッチ回路１３．１４に対して順に出力ゲート信号３
５、ＳＧを出力するとともに、ローカルメモリ６に対し
て上記信号Ｓ５．ＳＧを出力している間読め出し禁止信
号Ｓ７を送出する。またジャンプアドレス設定回路１１
も、上記のジャンデア１−ル ）ス設定回路１０と同様
に、ジャンプアドレス設定要求手段Ｓ３’を出力した後
、一定の時間を経過したときにランチ回路１５．１６に
対して出力ゲート信号Ｓ５’、Ｓ６’をそれぞれ出力し
、ｌ土つローカルメモリ７に対して読み出し禁止信号８
７′を出力する。 − 次に上記のシステムの動作を第２図を参照して説明する
。第２図はスレーブＣＰＵ２，３が同時にジャンプ命令
を１′す定したときに各ＣＰＵがプログラム１．プログ
ラム２にそれぞれジャンプする様子を示ずタイムチャー
１・である。
けたときＰＩＦ、、Ｏメモリ４，５の出力に設定されて
いるジャンプアドレスを取り込む。同様にラッチ回路１
５．１６は、ランチパルスＬＳ’を受けたときにそれぞ
れｒｖ ＩＦＯメモリ４，５の出力に設定されているジ
ャンプアドレスを取り込む。上記ジャンプアルレス設定
回路１０は、優先割り当て回路１２に対してジャンプア
ドレス設定要求信号Ｓ３を送出した後、一定時間を置い
てラッチ回路１３．１４に対して順に出力ゲート信号３
５、ＳＧを出力するとともに、ローカルメモリ６に対し
て上記信号Ｓ５．ＳＧを出力している間読め出し禁止信
号Ｓ７を送出する。またジャンプアドレス設定回路１１
も、上記のジャンデア１−ル ）ス設定回路１０と同様
に、ジャンプアドレス設定要求手段Ｓ３’を出力した後
、一定の時間を経過したときにランチ回路１５．１６に
対して出力ゲート信号Ｓ５’、Ｓ６’をそれぞれ出力し
、ｌ土つローカルメモリ７に対して読み出し禁止信号８
７′を出力する。 − 次に上記のシステムの動作を第２図を参照して説明する
。第２図はスレーブＣＰＵ２，３が同時にジャンプ命令
を１′す定したときに各ＣＰＵがプログラム１．プログ
ラム２にそれぞれジャンプする様子を示ずタイムチャー
１・である。
メインＣＩ） Ｕ １から書き込め制御信号がＷＨＩ、
ＷＬＩ、ＷＮ２．ＷＬ２と出力されると、ＦＩＦＯメモ
リ４にばプログラム■の先頭上位７１”レスＡＤ１７１
とプログラム２の先頭上位アドレスＡＤＲ２とが記憶さ
れ、Ｆ Ｉ Ｉ” Ｏメモリ５にはプログラム１の先頭
下位７１″レスＡＤＲＩ’とプログラム２の先頭下位ア
ドレスＡＤＲ２’とが記憶される。なお、この段階にお
いてばＦＩ Ｉ？ Ｏメモリ４．５の出力には入力順位
の早いデータ、ずなわちプログラム１の先頭上位アドレ
ス、先頭下位アドレスがそれぞれ設定されている。
ＷＬＩ、ＷＮ２．ＷＬ２と出力されると、ＦＩＦＯメモ
リ４にばプログラム■の先頭上位７１”レスＡＤ１７１
とプログラム２の先頭上位アドレスＡＤＲ２とが記憶さ
れ、Ｆ Ｉ Ｉ” Ｏメモリ５にはプログラム１の先頭
下位７１″レスＡＤＲＩ’とプログラム２の先頭下位ア
ドレスＡＤＲ２’とが記憶される。なお、この段階にお
いてばＦＩ Ｉ？ Ｏメモリ４．５の出力には入力順位
の早いデータ、ずなわちプログラム１の先頭上位アドレ
ス、先頭下位アドレスがそれぞれ設定されている。
今、データバスＩ）Ｂ２およびＩ）Ｂ２’に同時にジャ
ンプ命令コードが出力されたとする。
ンプ命令コードが出力されたとする。
スレーブＣＰＵ２は上記命令コートを検出すると、ジャ
ンプ命令判定回路８に対して信号Ｓ１を送出し、ジャン
プ命令判定回１１と８は、ごの信号Ｓ１を受げたときの
データバスＤＢＪ二のデータがジャンプ命令コードであ
ることを判定して、信号Ｓ２をジャンプアドレス設定回
路１０に対して送出する。ジャンプアドレス設定回路１
０は、上記信号Ｓ２を受けたときに優先割り当て回路１
２に対してジャンプアドレス設定要求信礪Ｓ３を送出し
、ランチ回路１３．１４に対してジャンプアドレスの設
定を要求する。一方、スレーブＣＰ Ｕ ３ ｉｌｌに
おいても上記の動作と平行して、ジャンプ命令判定回路
９およびジャンプアドレス設定回路■１にてローカルメ
モリ７から出力されたデータがジャンプ命令コーｌであ
ることを判定し、１北先割り当て回路】２に対してジャ
ンプアドレス設定要求信号Ｓ３’を送出する。
ンプ命令判定回路８に対して信号Ｓ１を送出し、ジャン
プ命令判定回１１と８は、ごの信号Ｓ１を受げたときの
データバスＤＢＪ二のデータがジャンプ命令コードであ
ることを判定して、信号Ｓ２をジャンプアドレス設定回
路１０に対して送出する。ジャンプアドレス設定回路１
０は、上記信号Ｓ２を受けたときに優先割り当て回路１
２に対してジャンプアドレス設定要求信礪Ｓ３を送出し
、ランチ回路１３．１４に対してジャンプアドレスの設
定を要求する。一方、スレーブＣＰ Ｕ ３ ｉｌｌに
おいても上記の動作と平行して、ジャンプ命令判定回路
９およびジャンプアドレス設定回路■１にてローカルメ
モリ７から出力されたデータがジャンプ命令コーｌであ
ることを判定し、１北先割り当て回路】２に対してジャ
ンプアドレス設定要求信号Ｓ３’を送出する。
今、優先割り当て回路１２において、ジャンプアドレス
設定要求信号Ｓ３と３３’とが競合した場合、信号Ｓ３
の方がぼ先順位が高いものとして設定されているとする
と、優先割り当て回路１２からは、まず、ランチパルス
ＬＳか発生し、続いて若干遅れてランチパルスＬＳ’が
発生する。ランチパルスＬＳが発生したときには同時に
転送りロックＳ４がＦ Ｉ Ｆ Ｏメモ１ｊ４および５
に対して出力される。この結果、ランチ回路１３．１４
にはそれぞれプログラム１の先頭上位アドレスＡＤＲ１
，先頭下位アドレスＡＤＲＩ’が設定され、ランチ回路
１５．１６にはプログラム２の先頭上位アドレスＡＤＲ
２，ＡＤＲ２’が設定されることになる。ジャンプアド
レス設定回路１０は、ランチ回路１３．１４にプログラ
ム１の先頭アドレスが設定されると、出力ゲート信号Ｓ
５，３６を出力し、ランチされていたプログラム１の先
頭アドレスをスレーブＣＰ Ｕ ２に与える。同時にロ
ーカルメモリ６に対しては読み出し禁止信号Ｓ７を出力
し、データバスｌ’）Ｂ２が開放されるようにする。ま
たジャンプアドレス設定回路１１も・上記と同種に出力
ゲート信−号Ｓ５ ’、Ｓ６’をランチ回路１５．１６
に対して出力し、さらにローカルメモリ７に対して読み
出し禁止信号Ｓ７’を出力してスレーブＣＰＵ３に対し
てランチされていたプログラム２の先頭アドレスを与え
る。
設定要求信号Ｓ３と３３’とが競合した場合、信号Ｓ３
の方がぼ先順位が高いものとして設定されているとする
と、優先割り当て回路１２からは、まず、ランチパルス
ＬＳか発生し、続いて若干遅れてランチパルスＬＳ’が
発生する。ランチパルスＬＳが発生したときには同時に
転送りロックＳ４がＦ Ｉ Ｆ Ｏメモ１ｊ４および５
に対して出力される。この結果、ランチ回路１３．１４
にはそれぞれプログラム１の先頭上位アドレスＡＤＲ１
，先頭下位アドレスＡＤＲＩ’が設定され、ランチ回路
１５．１６にはプログラム２の先頭上位アドレスＡＤＲ
２，ＡＤＲ２’が設定されることになる。ジャンプアド
レス設定回路１０は、ランチ回路１３．１４にプログラ
ム１の先頭アドレスが設定されると、出力ゲート信号Ｓ
５，３６を出力し、ランチされていたプログラム１の先
頭アドレスをスレーブＣＰ Ｕ ２に与える。同時にロ
ーカルメモリ６に対しては読み出し禁止信号Ｓ７を出力
し、データバスｌ’）Ｂ２が開放されるようにする。ま
たジャンプアドレス設定回路１１も・上記と同種に出力
ゲート信−号Ｓ５ ’、Ｓ６’をランチ回路１５．１６
に対して出力し、さらにローカルメモリ７に対して読み
出し禁止信号Ｓ７’を出力してスレーブＣＰＵ３に対し
てランチされていたプログラム２の先頭アドレスを与え
る。
以上の動作によってスレーブＣＩ） Ｕ ２およびスレ
ーブＣＰＵ３は、メインＣＰＵＩに対して割り込みなど
をかけなくてもＦＩ’ＦＯ）モリから次に実行すべき分
割プログラムの先頭アルスをｉ母ることかでき、メイン
Ｃ１，） Ｕ １との結合を極めて高速にすることがで
きる。
ーブＣＰＵ３は、メインＣＰＵＩに対して割り込みなど
をかけなくてもＦＩ’ＦＯ）モリから次に実行すべき分
割プログラムの先頭アルスをｉ母ることかでき、メイン
Ｃ１，） Ｕ １との結合を極めて高速にすることがで
きる。
第１図はこの発明を実施するマルチＣＰ Ｕシステムの
一例のプロソクレ１である。また、第２１２１は上記シ
ステムの動作を示すフローチャートである■−メインＣ
ＰＵ、２，３−スレーブｃｐｕ。 ４．５−−ＦＩＦＯメモリ（一時記憶手段）、６．７−
ローカルメモリ、 ′８・ ９−ジャンプ命令判定回路、 １２−＋ｓｔ先？：リリ当て回路。 出願人 立石電機株式会社 代理人 弁理士 小森久夫
一例のプロソクレ１である。また、第２１２１は上記シ
ステムの動作を示すフローチャートである■−メインＣ
ＰＵ、２，３−スレーブｃｐｕ。 ４．５−−ＦＩＦＯメモリ（一時記憶手段）、６．７−
ローカルメモリ、 ′８・ ９−ジャンプ命令判定回路、 １２−＋ｓｔ先？：リリ当て回路。 出願人 立石電機株式会社 代理人 弁理士 小森久夫
Claims (4)
- （１） メインＣＰＵと複数個のスレーブＣＰＵとで構
成され、メインＣＰＵでプログラムを分割しその分割さ
れたプログラムを分散して各スレーブＣＰＵで実行して
いくようにしたマルチＣＰＵシステムにおいて、 各スレーブＣＰＵに接続されているローカルメモリそれ
ぞれに同一の一連のプログラムを同一のアドレスをイ」
げて格納しておき、下記■、■を繰り返すことにより前
記一連のプログラムを実行することを特徴とするプログ
ラムの分割実行方法■ メインＣＰＵにて次に実行すべ
き分割プ１″：Ｉグラムの先頭アドレスを一特記１意手
段に設定する■ 現在のプログラムの実行を完了したス
レーブｃｐｕにて前記一時記憶手段に記憶されている次
に実行すべき分割プログラムの先頭アドレスを読み出し
、その読み出した分割プログラム゛を実行する。 - （２）スレーブＣＰＵがローカルメモリから命令コード
を読み出したとき、そのコードがジャンプ命令かどうか
をジャンプ命令判定回路に′ζ判定し、ジャンプ命令の
場合に前記−特記１．１手段から次に実行すべき分割プ
ログラムの先頭アドレスを読み出して゛？ドレスパスに
設定するようにした特許請求の範囲第１項記載のプログ
ラムの分割実行方法。 - （３）前記−特記ｉＱ手段を、入力順位の早いデータか
ら読み出されていくスタック構成のメモリで構成した特
許請求の範囲第１項または第２項記載のプログラムの分
割実行方法。 - （４）複数のスレーブＣＰＵが前記−特記１．！手段に
記憶されている次に実行ずべき分？Ｉリブｌコグラムを
同時に読み出そうとした場合に、予め定めた優先順位で
各スレーブＣＰＵに次に実行すべき分割プログラムの先
頭アドレスを；’Ｊ！Ｉり当゛ζるようにした特許請求
の範囲第１項〜第３項の（ｉｊれかに記載するプログラ
ムの分割実行方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11400183A JPS603777A (ja) | 1983-06-21 | 1983-06-21 | プログラムの分割実行方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11400183A JPS603777A (ja) | 1983-06-21 | 1983-06-21 | プログラムの分割実行方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603777A true JPS603777A (ja) | 1985-01-10 |
Family
ID=14626575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11400183A Pending JPS603777A (ja) | 1983-06-21 | 1983-06-21 | プログラムの分割実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603777A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197860A (ja) * | 1986-02-10 | 1987-09-01 | テラデータ・コーポレーション | マルチプロセツサシステム及び同システムによるデ−タ処理方法 |
| JPH07161759A (ja) * | 1993-12-06 | 1995-06-23 | Nec Corp | ワイヤボンディング装置 |
| US9212025B2 (en) | 2009-11-24 | 2015-12-15 | Acorn Mobility Services Limited | Kit for the guide of a stairlift |
-
1983
- 1983-06-21 JP JP11400183A patent/JPS603777A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197860A (ja) * | 1986-02-10 | 1987-09-01 | テラデータ・コーポレーション | マルチプロセツサシステム及び同システムによるデ−タ処理方法 |
| JPH07161759A (ja) * | 1993-12-06 | 1995-06-23 | Nec Corp | ワイヤボンディング装置 |
| US9212025B2 (en) | 2009-11-24 | 2015-12-15 | Acorn Mobility Services Limited | Kit for the guide of a stairlift |
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