JPS6035578A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPS6035578A JPS6035578A JP14387783A JP14387783A JPS6035578A JP S6035578 A JPS6035578 A JP S6035578A JP 14387783 A JP14387783 A JP 14387783A JP 14387783 A JP14387783 A JP 14387783A JP S6035578 A JPS6035578 A JP S6035578A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体素子およびその製造技術、特に、ダイオ
ード、トランジスタの如き半導体素子に適用して効果の
ある技術に関する。
ード、トランジスタの如き半導体素子に適用して効果の
ある技術に関する。
［背景技術］
ダイオード等の半導体素子としては、ガードリングを有
していない単一接合構造か、あるいは単一ガードリング
構造（ガードリング内に拡散層からなる主接合部の端部
およびコンタクトを形成するもの）を有するものかいず
れかが考えられる。
していない単一接合構造か、あるいは単一ガードリング
構造（ガードリング内に拡散層からなる主接合部の端部
およびコンタクトを形成するもの）を有するものかいず
れかが考えられる。
この場合、ガードリングがないものはサージ電圧に対す
る破壊強度が弱いという問題がある。
る破壊強度が弱いという問題がある。
一方、単一ガードリング構造でガードリングの内の１領
域に主接合の端部およびコンタクトを同時に形成する場
合、コンタクトの寸法とガードリングの巾とがほぼ同一
に形成されるため、主接合の面積をコンタクト寸法を超
えて十分大きくすることができない。
域に主接合の端部およびコンタクトを同時に形成する場
合、コンタクトの寸法とガードリングの巾とがほぼ同一
に形成されるため、主接合の面積をコンタクト寸法を超
えて十分大きくすることができない。
ところで、耐サージ破壊強度の増大のためには拡散面積
、つまり主接合の寸法の拡大が有効である。このため、
前述の単一ガードリング構造において主接合の寸法を大
きくすればコンタクト上のバンプ寸法が大きくなり、バ
ンプ金属がスクライブグリッドを覆ってしまうという欠
点が生ずる。
、つまり主接合の寸法の拡大が有効である。このため、
前述の単一ガードリング構造において主接合の寸法を大
きくすればコンタクト上のバンプ寸法が大きくなり、バ
ンプ金属がスクライブグリッドを覆ってしまうという欠
点が生ずる。
また、拡散層からなる主接合の寸法を大きく形成し、コ
ンタクトを小さくして主接合の上Ｇこ力゛−ドリングを
形成することも考えられるが、この場合ガードリング内
にコンタクトが存在しなも）ためサージ電圧に対する破
壊強度が弱いということが本発明者により解明された。
ンタクトを小さくして主接合の上Ｇこ力゛−ドリングを
形成することも考えられるが、この場合ガードリング内
にコンタクトが存在しなも）ためサージ電圧に対する破
壊強度が弱いということが本発明者により解明された。
［発明の目的］
本発明の目的は、主接合面積を大きくしてノ々Ｊレスサ
ージ破壊や静電破壊に対するサージ耐量を向上さ一仕る
ことのできるダイオードに関する技術を提供することに
ある。
ージ破壊や静電破壊に対するサージ耐量を向上さ一仕る
ことのできるダイオードに関する技術を提供することに
ある。
本発明の他の目的は、バンプを小さくしてスクライブを
容易にすることができる技術を提供することにある。
容易にすることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なもののｍ要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、主接合部とコンタクト部の各々についてガー
ドリングを別々に形成することにより、サージ耐量を向
上させるものである。
ドリングを別々に形成することにより、サージ耐量を向
上させるものである。
［実施例１］
第１図（ａ）〜（ｆｌは本発明による半導体素子の製造
方法の一実施例を順次段階的に示す断面図である。
方法の一実施例を順次段階的に示す断面図である。
この実施例においては、まず第１図（ａｌに示すように
、Ｎ型不純物が添加されたシリコン（Ｓｉ）よりなるＮ
導電型半導体基板１の表面上には酸化シリコン（ＳｉＯ
２）ＷＪ２が形成されている。
、Ｎ型不純物が添加されたシリコン（Ｓｉ）よりなるＮ
導電型半導体基板１の表面上には酸化シリコン（ＳｉＯ
２）ＷＪ２が形成されている。
この５ｆＯ２Ｊｉｆ２は第１のホトレジスト工程を経て
同図（ｂｌに示す如く、内側および外側のガードリング
パターンを形成される。
同図（ｂｌに示す如く、内側および外側のガードリング
パターンを形成される。
次に、第１図（ｃ）に示すように、ガードリングパター
ンの穿孔部を通して半導体基板１の中にボロンを導入し
、熱拡散させて内側ガードリング３と外側ガー・ドリツ
プ４を同時に形成する。
ンの穿孔部を通して半導体基板１の中にボロンを導入し
、熱拡散させて内側ガードリング３と外側ガー・ドリツ
プ４を同時に形成する。
その後、第１図（ｄｌに示すように、ガードリング形成
時に形成されたＳｉＯ２層除去のためのホトレジスト工
程およびボロンの打ち込み拡散工程を経て主接合部５端
部が外側ガードリング４内に位置するように拡散層から
なる主接合部５を形成する。この場合、第１図（ｄｌの
５ｔｏ２層端部の段差は第１図（Ｃ）のガードリング形
成時のボロン熱拡散時に形成されたＳＮＯ２層で接合部
形成のために除去したため、形成されたものである。
時に形成されたＳｉＯ２層除去のためのホトレジスト工
程およびボロンの打ち込み拡散工程を経て主接合部５端
部が外側ガードリング４内に位置するように拡散層から
なる主接合部５を形成する。この場合、第１図（ｄｌの
５ｔｏ２層端部の段差は第１図（Ｃ）のガードリング形
成時のボロン熱拡散時に形成されたＳＮＯ２層で接合部
形成のために除去したため、形成されたものである。
次いで、接合部形成時に形成されたＳ ｉ ０２層除去
のためのホトレジスト工程を経て内側ガードリング３上
にコンタクトボールを第１図（ｅ）の如く形成する。
のためのホトレジスト工程を経て内側ガードリング３上
にコンタクトボールを第１図（ｅ）の如く形成する。
その後、コンタクトボールの上に表面電極６を銀ガリウ
ム（ＡｇＧａ）等で形成し、銀バンプ７を前記電極Ｇ上
に形成する。また、半導体基板１の下面にもアンチモン
等からなる電極８を第１図（ｆ）の如く形成する。
ム（ＡｇＧａ）等で形成し、銀バンプ７を前記電極Ｇ上
に形成する。また、半導体基板１の下面にもアンチモン
等からなる電極８を第１図（ｆ）の如く形成する。
このようにして、サージ耐量の大きいダイオード用の半
導体素子９を形成することができる。
導体素子９を形成することができる。
し実施例２〕
第２図は第１図（ａｌ〜（ｅｌにより形成した半導体素
子９をガラススリーブ１０の中に収容してシュメソ日泉
１１ａとｌｌｂとの間に挟み込み、該ガラススリーブＩ
Ｏを溶融して気密封止したものである。
子９をガラススリーブ１０の中に収容してシュメソ日泉
１１ａとｌｌｂとの間に挟み込み、該ガラススリーブＩ
Ｏを溶融して気密封止したものである。
したがって、本実施例の半導体素子はダイオード、トラ
ンジスタ等の製品として広く適用できる。
ンジスタ等の製品として広く適用できる。
［実施例３］
第３図は本発明の半導体素子の他の実施例を示す断面図
である。
である。
この実施例では、ガラススリーブ１２ａ、１２ｂ、１２
ｃが３個設けられる。
ｃが３個設けられる。
この場合にも、サージ耐量の大きい半導体素子を得るこ
とができる。
とができる。
［すＪ果］
（１）、半導体基板に形成される主接合部とコンタクト
部とのガードリングを別々に形成して主接合の面積を大
きくすることにより、パルスサージ破壊や静電破壊等に
対するサージ耐量を向上させることができる。
部とのガードリングを別々に形成して主接合の面積を大
きくすることにより、パルスサージ破壊や静電破壊等に
対するサージ耐量を向上させることができる。
（２）、前記（１１により、バンブを小さくしてスクラ
イブ領域にバンプ金属が付着することを防止できる。
イブ領域にバンプ金属が付着することを防止できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を造成しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を造成しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ガードリングの個数等は何ら限定されず、２
個または３個以上でもよい。
個または３個以上でもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリンコダイオード
用素子に適用した場合について説明したが、それに限定
されるものではなく、たとえば、トランジスタ等のめた
の半導体素子に広く適用できる。
をその背景となった利用分野であるシリンコダイオード
用素子に適用した場合について説明したが、それに限定
されるものではなく、たとえば、トランジスタ等のめた
の半導体素子に広く適用できる。
第１図（８１〜（ｆｌは本発明による半導体素子の製造
方法の一実施例を順次段階的に示す断面図、第２図は本
発明を通用できるダイオードの一例を示す断面図、 第３図は本発明による半導体素子の他の実施例を示す断
面図である。 １・・・半導体基板、２・・・ｓ ｉ０２ ｒｆａ、３
・・・内側ガードリング、４・・・外側ガードリング、
５・・・主接合部、６・・・表面電極、７・・・銀バン
プ、８・・・電極、９・・・半導体素子、１０・・・ガ
ラススリーブ、１１ａ、１１ｂ・・・ジュメット線、１
２ａ、１２ｂ、１２Ｃ・・・ガードリング。 第 １ 図 （ａ−） 第 １ 図
方法の一実施例を順次段階的に示す断面図、第２図は本
発明を通用できるダイオードの一例を示す断面図、 第３図は本発明による半導体素子の他の実施例を示す断
面図である。 １・・・半導体基板、２・・・ｓ ｉ０２ ｒｆａ、３
・・・内側ガードリング、４・・・外側ガードリング、
５・・・主接合部、６・・・表面電極、７・・・銀バン
プ、８・・・電極、９・・・半導体素子、１０・・・ガ
ラススリーブ、１１ａ、１１ｂ・・・ジュメット線、１
２ａ、１２ｂ、１２Ｃ・・・ガードリング。 第 １ 図 （ａ−） 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の半導体基板とは逆導電型を有する半
導体層の前記半導体基板との主接合部端部とコンタクト
ホール部とのガードリングが別々に存在することを特徴
とする半導体素子。 ２、ガードリングは内側ガードリングと外側ガードリン
グとよりなり、内側ガードリング内にコンタクトホール
部、外側ガードリング内に前記主接合部端部が存在する
ことを特徴とする特許請求の範囲第１項記載の半導体素
子。 ３、ガードリングが２つ以上存在することを特徴とする
特許請求の範囲第１項記載の半導体素子。 ４、半導体基板にホトレジスト処理および拡散処理を施
して複数個のガードリングを同時に形成し、外側ガード
リング内にコンタクト部を形成することを特徴とする半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387783A JPS6035578A (ja) | 1983-08-08 | 1983-08-08 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387783A JPS6035578A (ja) | 1983-08-08 | 1983-08-08 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035578A true JPS6035578A (ja) | 1985-02-23 |
Family
ID=15349084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14387783A Pending JPS6035578A (ja) | 1983-08-08 | 1983-08-08 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148700A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 定電圧ダイオード |
| US6580091B1 (en) * | 1996-11-08 | 2003-06-17 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for optical evaluation, apparatus and method for manufacturing semiconductor device, method of controlling apparatus for manufacturing semiconductor device, and semiconductor device |
| US6727108B2 (en) | 1996-11-08 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for optical evaluation, apparatus and method for manufacturing semiconductor device, method of controlling apparatus for manufacturing semiconductor device, and semiconductor device |
-
1983
- 1983-08-08 JP JP14387783A patent/JPS6035578A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148700A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 定電圧ダイオード |
| US6580091B1 (en) * | 1996-11-08 | 2003-06-17 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for optical evaluation, apparatus and method for manufacturing semiconductor device, method of controlling apparatus for manufacturing semiconductor device, and semiconductor device |
| US6727108B2 (en) | 1996-11-08 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for optical evaluation, apparatus and method for manufacturing semiconductor device, method of controlling apparatus for manufacturing semiconductor device, and semiconductor device |
| US6849470B1 (en) | 1996-11-08 | 2005-02-01 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for optical evaluation, apparatus and method for manufacturing semiconductor device, method of controlling apparatus for manufacturing semiconductor device, and semiconductor device |
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