JPS6034182B2

JPS6034182B2 - 信号誤り検出訂正方式

Info

Publication number: JPS6034182B2
Application number: JP51098458A
Authority: JP
Inventors: 泰治〆木; 宏司松島; 信義木原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-08-17
Filing date: 1976-08-17
Publication date: 1985-08-07
Also published as: JPS5323614A

Description

【発明の詳細な説明】本発明はアナログ信号をディジタル信号に変換して記録
再生する装置における信号誤り検出訂正方式に関する。

アナログ信号をディジタル信号に変換して記録再生を行
なう場合、再生時にディジタ．ル信号にドロップアウト
等による誤りが生じると、そのディジタル信号を誤りを
含んだままアナログ信号に変換することになり、元のア
ナ。グ信号と著しく異なった、パル性雑音を含んだアナ
ログ信号が再生されることになる。このような誤りに対
して、各種の補正方式が検討されている。例えば、パリ
ティチェックによる方式があるが、この方式では誤りが
複数個になった場合に誤りを見落とす確率が高くなる。
また再生ディジタル信号の監視による方式では雑音に対
して弱くなり誤動作を起こし易い欠点がある。本発明は
再生信号の誤り訂正及び補正をパリティチェック及びド
ロップアウト検出を用いて行なうことを目的とするもの
で、再生ディジタル信号の監視とパリティビットとを併
用し、データ内の複数個の誤り‘こ対しては再生信号を
その誤りが生ずる前のデータに置き換え、単一の誤りに
対しては訂正を行なうことにより、再生アナログ信号中
にパル性雑音を生じなくしたものである。

以下本発明の一実施例を図面に基づいて説明する。

第１図は記録部であり、アナログ入力信号１はアナログ
ーディジタル変換回路２により７ビットのディジタル信
号に変換され、パラレルに出力される。この場合各ビッ
トはそれぞれ重みを持ち、最上位ビット（ＭＳＢ）は最
大定格入力の１／２の振幅、２ビット目はＭＳＢの１／
２の振幅、３ビット目は２ビット目の１／２の振幅とい
うようにそれぞれ１／２ずつの振幅になる。よって８ビ
ットの場合、最下位のビット（ＬＳＢ）はＭＳＢの１′
６４、最大定格入力の１／１２８の大きさということに
なる。このように７ビットにディジタル化された信号は
、パリティビット付加回路０１こより上位３ビットのデ
ータにパリティビットを付加し、全体として８ビットの
デートに変換する。この８ビットに変換されたデータは
、周波数変調回路３により２周波のＦＭに変調され、記
録装置４に記録される。５はアナログディジタル変換回
路２、周波数変調回路３へのクロック信号発生回路であ
る。

次に再生部を第２図に示す。記録装置４からの再生信号
は復調回路６により復調される。復調されたデータの上
位３ビットとパリティビットの信号はパリティチェック
回路１４に送られ、ここでパリテイチエツクを行なう。
このパリテイチエツクにより誤りが検出されると、その
情報は誤りが検出制御回路１１に送られる。１川まドロ
ップアウト検出回路で、ＭＳＢから上位３ビットとパリ
ティビットのドロップアウトの検出を各ビットの再生デ
ィジタル信号から行なっている。

各ドロップアウト検出回路１０の出力を受けて、誤り検
出制御回路１１はドロップアウトのビット数を計数し、
その数が１である時、この時はパリティチェック回路１
４の出力は誤り検出を指示しているので、ドロップアウ
ト検出回路１０からの信号から誤りビットの位置をデコ
ードし、誤り訂正回路１５に送る。誤り訂正回路１５で
は誤りが一個所でパリティチェックによる誤りが検出さ
れた時は、誤り位置のデータが反転していることを示し
ているので、誤り検出制御回路１１からの指示に従って
、誤りビットのデータを反転することによって誤り訂正
を実行し、レジスタ回路７に正しいデータを送る。一方
下位４ビットの復調データはそのままレジスタ回路７に
送られる。次にドロップアウトの計数値が２つ以上の場
合は、パリティチェック回路１４は誤りを正しく検出で
きない時がある。更にどのビットがどのように誤ったか
は解らない。そこで、この場合にはパリティチェック回
路１４からの指示に関係なく、誤り検出制御回路１１は
その誤りの期間中、レジス夕回路７を駆動するクロック
再生回路１３でＭＳＢからセルフクロッキングで再生さ
れたクロック信号を止めるようにゲート回路１２に信号
を送る。この結果レジスタ回路７の出力はドロップアウ
ト前の状態を保持したままとなり、ディジタルーァナロ
グ変換回路８の出力は前の値を保持することになる。次
にドロップアウトの計数値が０である時にパリティチェ
ック回路１４が誤りを検出した場合には、譲り検出制御
回路１１はその誤りの期間中レジスタ回路７を駆動する
クロック信号を止めるようにゲート回路１２に信号を送
る。この結果レジスタ回路７の出力はドロップアウト前
の状態を保持したままとなり、ディジタルーァナログ変
換回路８の出力は前の値を保持することになる。このよ
うな状態は位相変動回路誤動作によって起こるものであ
るので、長時間にわたって続くことはなく数クロック以
内に正常に復帰する。それゆえ、前値保持によって誤り
を補正しても再生出力波形に大きな影響を与えることは
ない。本発明の方式によれば、最上位のビットからＮビ
ット内に誤りがーケ所だけ含まれる場合は訂正が可能で
あるので、並列記録方式に通した方式である。

なぜなら、並列記録方式ではＭビツ，トのディジタル信
号中に２ケ所以上ドロップアウト等による誤りが含まれ
る確率は非常に少ないので、誤りが訂正されない場合は
非常に少ない。一方直列記録方式では、誤りはバースト
的に起こるために２ケ所以上の誤りが含まれることが非
常に多い。また本発明の方式によれば、誤りが２ケ所以
上含まれる場合でもそのような誤りが連続する間、誤り
が起こる前の値を保持することになる。この時の出力波
形を第３図に示す。１６が誤りが２ケ所以上含まれるこ
とがない場合で、１７に示す期間に２ケ所以上誤りが含
まれるデータが連続した場合は、１８に示すように１６
の波形と著しく異なった波形となり、パル性雑音が混入
する。

この時、本発明の方法で誤り連続の前の値を保持すると
１９に示すような波形となり、正常の波形１６と大きく
異なることはなく、パルス性雑音が発生しなくなる。実
施例では上位３ビットについて誤り検出訂正を行ない、
その結果で補正を行なっているが、これは４ビット目か
ら下位のビットの誤りは再生波形に大きな影響を与えな
いからである。

ただし、記録再生すべき信号に応じて、どのビットまで
の誤りを許容するか検討した上で、上位から何ビット目
までについて誤り検出訂正を行なうかを決定する必要が
ある。以上のように本発明では、１ビットの誤りの訂正
を行なうので、単に誤りが含まれた場合、誤りが起こる
前の値を保持する方式に比べて、再生波形の忠実度は大
きく向上する。

また２ビット以上の誤りを含む場合は前値保持を行なう
ので、再生波形にパルス性の雑音が混入することはない
。

【図面の簡単な説明】

第１図は本発明の一実施例の記録部のブロック図、第２
図はその再生部のブロック図、第３図は再生出力波形図
である。０・・・・・・パリティビット付加回路、２・・・・・
・アナログーディジタル変換回路、４・・・・・・記録
装置、５・・・・・・クロック信号発生回路、７・・・
・・・レジスタ、８・・・…ディジタルーアナログ変換
回路、１０…・・．ドロップアウト検出回路、１１……
誤り検出制御回路、１２・・・・・・ゲート回路、１４
・…・・パリティチェック回路、１５・・・・・・誤り
訂正回路。第１図第２図第３図

Claims

【特許請求の範囲】

１アナログ信号をＭビツトのデイジタル信号に変換し
て、最上位のビツトからＮビツト分（Ｎ≦Ｍ）について
パリテイビツトを１ビツト付加して（Ｍ＋１）ビツトの
デイジタル信号とし、並列に記録媒体に記録し、再生時
にデイジタル信号の誤り検出を最上位のビツトからＮビ
ツトとパリテイビツトのデータについてパリテイチエツ
ク及びドロツプアウト検出により行ない、その結果１ビ
ツトの誤りについては訂正を行ない、２ビツト以上の誤
りを検出した場合は再生信号をその誤りが生ずる前の出
力状態に保持することにより信号の誤り訂正と補正を行
なうようにしたことを特徴とする信号誤り検出訂正方式
。