JPS6034068A - 金属酸化膜半導体電界効果トランジスタの製造方法 - Google Patents

金属酸化膜半導体電界効果トランジスタの製造方法

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JPS6034068A
JPS6034068A JP14426183A JP14426183A JPS6034068A JP S6034068 A JPS6034068 A JP S6034068A JP 14426183 A JP14426183 A JP 14426183A JP 14426183 A JP14426183 A JP 14426183A JP S6034068 A JPS6034068 A JP S6034068A
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JP
Japan
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layer
concentration impurity
phosphorus
polycrystalline silicon
film
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Pending
Application number
JP14426183A
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English (en)
Inventor
Keizo Sakiyama
崎山 恵三
Yuji Matsubara
雄二 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発l+l/″i金属酸化膜半尋体電界効果トランジス
タ(略称MO5FET ) の製造方法に閃する。
背景技術 近年の高密度金属酸化膜半瑯体集槓回路の進歩は著しく
、より高密度高性能化が要求されている。
高密度のためには微細加工技術が一段と飛躍しつつあり
1.鯖性能化については微細加工技術と相乗して進歩し
ている。微細化にともなって配線抵抗か増大し、したが
って従来から使用している多結晶シリコンから成るゲー
ト電極では限界があり、it)近ではその代替材料とし
て高融点金祝およびそのシリコン合金が@的されており
、゛一部夫用化されている。このような高融点全域およ
びそのシリコン合金は、多結晶シリコンに比べて抵抗率
が1桁から2桁小さく、シたがって微細化による配線抵
抗を小さくすることができ、イ」望視されている。
h d点企yAとしてろ、たとえばモリブデン、クング
スデン、タンクルおよびチタンなどかめる。
第1図は先行技術の断面図である。第1図(1)に訃 
代 41 ス、P f+ W :y If −+ ・ノ
 土 u イ宏」L ノお 1 μ 16γ M ’ノ
リコン酸化膜2が形成されており、その上には素子間分
離のためにLOGO5酸化++W aが形成されている
。5i02 から成る絶縁膜2および■、ocos酸化
暎酸化上3ゲート′@極としてリンがドープされたN形
多結晶シリコン層4が形成され、その上にモリブテン層
5を成長し、その♂ゲート・・翼極を形成するだめのレ
ジスト膜6を形成する。半得体基板1はT形である。モ
リブデンのみをゲート電極材料として用いることもでき
るけれども、η色7;杖1■便2を汚染したり、その絶
縁膜2の耐圧不良を発生したりする。したがって多結晶
シリコンハ(4とモリブデン層5との複合膜が有効であ
る。
従来から用いられているリアクティブイオンエツチング
またはりアクティブスパッタエツチングなどによってレ
ジスト挨6をエツチング紫子材として加工し、その後レ
ジスト膜6を除去する。これによって第1図(2)の状
j庭がイ<jられる。
ここで重要なことは、リアクティブイオンエツチング址
たはリアクデイプスバンタエッチングのエツチングガス
として、たとえばSF6など勿用いたときモリブテン層
5からよりも多結晶シリコン層4の方が1ll11って
いわゆるオーバーバンク状ISが生じる。
従来では、第1図(2)に示された構造を形1戊した後
にソース・ドレン焦域を形成するために、ヒ累などの□
イオン注入を行ない、その後最終工程に至る。
このとき注入されたと巣は、モリブデン層5のひさしt
’=Is分5aの上に多結晶シリコン4の外周から1−
1[れた位置にソース・ドレイン領域が形成されること
になる。したがって、eHWするMO5FETの特性が
潜られない。
またこの先行技術の虚妄な欠点は、MOS FETの特
性を低下することなく層4,5か1ら成るゲート’4極
の長さを緬小することが困54#、である。なぜならば
、ゲート′ル碌の幅を縮少するにともなってソース・ド
レイン間の耐圧が低下し、寸た半柚体基&1から層4,
5へのいわゆるホットエレクトロンによる漏れ屯流が大
きくなり、値引性が低下するからである。
このような問題を解決する1つの手法として、第2図に
示されるMOS FET’bs知られている。
このMOS FETでは、ソース・ドレイン鎖酸の不l
ル物濃反を層4,5刊近で低下して、1氏濃)又不純物
領域8,9勿形威し、残余の部分では高−反不純物領域
10.11を形成する。このようなンス・ドレイン領域
の不純物としては、半得体基板1がNj杉であるときヒ
紫またはリンが適当である。
層4,5の端部と18I疾反不純物′誼域10.11と
の間隔I!1は、たとえば約0・5μn】である。
1 日−ノ 不発明の1」的はゲート電極の外周に1成製反不純物櫃
域を形成し、さらに外周に篩部j凭不純物饋職を形成し
た金属陵化1模半耶休トランジスタの製造方法を提供す
ることである。
夾施例 第3図は不発明の一実施例の製造工程を示す断面図であ
る。Nチャネルを刊する企属眩化1湧半尋休電解効果ト
ランジスタを製造するために、第1図(21に示される
構造と1様々+を造を旬゛する装置が本発明に従えば、
第3図(2)で示されるように層4.5を便って約10
0 OAの厚みを有する多結晶シリコン層12を形成し
、才だ気相成長によるリンがドープされたシリコン酸化
膜13を厚み約500OAだけ形成する。
その後、たとえば950°Cの窒素雰JJ気中で約60
分間熱処理する。これによって多結晶シリコン層12に
シリコン酸化膜13からリンが拡散されN形化する。さ
らに半尋体基板1の麦凹までリンが拡散し、薄いN形の
頭載14が形成される。
シリコン酸化[13は、結晶シリコン層12をN形化す
るのが目的であり、したがってシリコン酸化IJ13の
替りに多結晶シリコン層12にliL接在未の当朶者に
よく知られている然拡改法などによって拡散を行々りて
もよい。
多結晶シリコン層12をN形化し、その後前述′のよう
に熱処、卯を行なうことによって、半部体裁&1の表面
のN形饋」威14がゲート′峨遭となる層4、5の下に
広がり、イタ3図(3)で示されるようにイ*z18%
I:LFXmIhら11クロア11fIS−16fi4
1<l+l;’;Ailス−4,4晶シリコン層12の
N形化に詠じてにL1不純l(Δ漏反がイ1テ止する暢
囲に入るようにたとえばシリコンl役化映13のリン減
反を適切なI(μに)Kぶ必要かある。
そこでシリコン酸化i!i413 k 途去する。この
シリコン酸化I戻130廃去は、フッr汲を用いること
によって容易に行なうことかできる。
次にたとえば800°Cのスチーム雰囲気中で多結晶シ
リコン層12が充分熱酸化膜K11lべ侠する址で恐処
理を行なう。これによって第3凶(3)に示されるよう
に、層4,5を包む形のシリコン酸化層17が形成され
る。
そこで方間性エツチング技術であるリアクティブイオン
エツチングまたはりアクティブスバンクエッチングff
1Kよって、モリブデン届5極−ヒのたζ膜化d17が
なくなるまでエツチングを行なう。
これによって第3図(4〕に示されるようにモリブデン
層5のひさし5aの直下に峰ズ化1模17の−(sj(
17a勿伐した状態の構成が得られる。モリブデン層5
−ヒの恐顛化腺17をエツチングするINAに、七のエ
ツチング作業を1コ1」述のようなりアクディ7゜イオ
ンエツチングまたはりアクティブスノくツクエツチング
などのエツチング制作km中で止め、引き航いてフン散
光のエツチング液を用いてモリブデンまたはシリコンに
直接任用することの少ないエツチング法で黒酢化膜17
を1示去したり、あるいはまた熱醍化換17の一部が伐
った状鰻でエラチングイ乍業を4.6了するようにして
もよく、このような変更は本発明の精神に8捷れる。
そこで高濃j更不、sli @l貝域13を〕杉1戎す
るためにヒ梁のイオン注入を行なう。この工程は従来か
らよく刈られている。
そこで気相1尻長法によってシリコン膜化l良19を成
反させ、あるいは唸た気り1反艮によってリンがドープ
されたシリコン販促1僕19klA長させる。
なお、シリコンr)文化14 t 9が’A<目1jW
欠によってリンドープされ/ζものであるときには、リ
ンa反は充分吐く抑える必要がある。
表+f11の平担反を改良する7′こめに尚濃度のリン
金舌む気イ目1戊民ン五によって、リンドープされたシ
リコン版化1戻20をIJ兄灸させ、引き続いて熱処理
を加え、いわゆるり70一工程を実施する。この実施例
では、気相成長によってリンドープされたシリコン酸化
膜は一ヒ述のように参照符19で示されており、その−
ヒの気イ目成長によりリンドーグされたシリコン酸化映
Id姿照符20で第3図(5)に示されている。このよ
うな2j(至)の絶縁性シリコン哉化を戻19.20を
形成する工程は、零光明γ限定するために記載されたも
のではなく、車なる一実施例を説明するために記載され
たものであり、いわゆるり70一工程の改良を目的とし
てシリコン酸化1ki 19 、20に替わる層が形成
されてもよい。
その後メタルコンタクト孔、メタル配線、保護+r% 
Je成などのように従来から知られている手順を行なっ
て製品を得る。
本発明の重要な点は、モリブデン層5と多結晶シリコン
層4とから1戊る複合ゲート′也、鴎において、モリブ
デン1m 5よりも多結晶シリコン層4か細くてオーバ
ーハング状)υとなり、そこで低濃反不純下にあり、さ
らに多結晶シリコン層4の端部から、1ことえば0.5
μ以−ヒの:tQ IIIIF、をりけて1’4 (へ
廿1丈$ 、i(j乞1勿碩坂21がル戊される。この
上9にして、11祐酬点犯1.ム)を用いた旨江Hヒの
微細でかつ16頼性の高いイシIr4J’21! II
I″P寄1本「d月≠幼采トランジスタおよびそれを用
いた集積回路を矢現することができる。
上述の実施例では、ゲート小点りまモリブデンと多結晶
シリコン七によってj形成される横1反にt)’j )
早して木元男が示きれたけれども、本−JB明の皿の実
施β・1」として、本プし明は高融点像間またはj団i
di点今17」4のシリコン合金と多結晶シリコンとを
主体どし1と艮合ゲート、4iAl宛構造をイイするも
のにおいて、その、友合市1火の根部か細っていてひさ
しが形成される。1鈷戎ンこ13J遅して木兄1夕]2
医施すると七ができる。
効果 以上のように本発明によれは、ゲート1.」’、 餌の
外+1A Vc低瀘)支不純物ml坂が形)】えされ、
そのさらに外j−に高櫨反不純物姐脆が形lスされるよ
うにしたので、ソース・ドレイン面の耐圧の1氏下を防
ぐことC届れ′d流を防止して@!頃性を向−ヒするこ
とができる。
4 、 図ば口の 1?1〕 車な1.兄り」弔1図は
先行技術を説り」するだめの1υ「[田図、第2図は本
元明に従って禍成されるM OS F E Tと同様の
、購成をイイするM OS F E TのW1間図、シ
33凶は本発明の一実施例のり遣工程を示す−)r面図
である。
1 半萼体基板、2・・・ばIIZ1戻、4・・多結晶
シリコン層、5−・・モリブテン層、5a ・ひさし、
12多結晶シリコン層、13・・・シリコン17 化d
 、14.15・低(−反不純物旭域、19.20・・
シリコン酸化1藺、21・・旨縁°反不純吻臆域代理人
 弁理士 四教圭一部 第1図 第2図 (1) 1 (2)

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に、絶縁膜を介して、多結晶シリコンから
    成る下層と、その上に高融点金属ま・たは高融点金属の
    シリコン合金から成る上層を主体として複合ゲート′屯
    滝を構成し、下層が一ヒ層よりも細くなって上層がひさ
    しを形成し、その上に多結晶シリコンを拡散諒として下
    層の端部1で延びる低濃度不純物焦域を形成し、次いで
    多結晶シリコンをシリコン酸化膜に父換し、上層のひさ
    し直下を残して残余の領域に高濃度不純物領域を形成し
    、これらの吐譲度不純物領域と高濃度不純物領域とによ
    ってソース・ドレインを形成したことを特徴とする金属
    酸化膜半導体電界効果トランジスタの製造方法。
JP14426183A 1983-08-05 1983-08-05 金属酸化膜半導体電界効果トランジスタの製造方法 Pending JPS6034068A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
US5100820A (en) * 1990-06-14 1992-03-31 Oki Electric Industry Co., Ltd. MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode
US5681768A (en) * 1990-01-31 1997-10-28 Texas Instruments Incorporated Transistor having reduced hot carrier implantation

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* Cited by examiner, † Cited by third party
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US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
US5681768A (en) * 1990-01-31 1997-10-28 Texas Instruments Incorporated Transistor having reduced hot carrier implantation
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