JPS6033280B2

JPS6033280B2 - 電子楽器

Info

Publication number: JPS6033280B2
Application number: JP53015272A
Authority: JP
Inventors: 泰次内山
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1978-02-13
Filing date: 1978-02-13
Publication date: 1985-08-01
Also published as: JPS54107721A

Description

【発明の詳細な説明】この発明は、押圧された鍵の発音を特定数のチャンネル
のいづれかに割当てる電子楽器の割当て回路に関し、特
に、時分割チャンネルに一旦発音割当てされた押圧鍵情
報を非時分割的な楽音発生チャンネルに割当てし直す場
合に使用される割当て回路に関する。

特鹿昭５０一４９５２５号（特開昭５１−１２４４１５
号）あるいは特顔昭５０−５１２４７号（特関昭５１一
１２６８２０号）の明細書中においては、時分割チャン
ネルに一旦割当てられた押圧鍵の発音を非時分割的な楽
音発生チャンネル（鍵盤別の固定チャンネル）に割当て
し直す動作を再割当て動作といい、この再割当てのため
の割当て回路が鍵盤種類別に設けられることが開示され
ている。

そこで開示された再割当てのための割当て回路において
は、非時分割的な固定チャンネルの各々に対応して「再
割当て動作制御クロックＣＬ〜ＣＬ７」が使用されてい
る。この「クロツクＣＬ，〜ＣＬ７」は時分割で順次繰
返し発生するものであり、或る時点で再割当て用の回路
に供給された押鍵データは、その時点‘こおいて発生し
ているクロック（ＣＬ，〜ＣＬ７のいずれか１つ）に対
応するチャンネルに割当て（再割当て）られる。この場
合、その時点で、どのクロック（ＣＬ〜ＣＬ７）が発生
しているかは外部からは判らず、従って、押圧した鍵が
どの固定チャンネルに割当てられたかということが簡単
には判らなかつた。押圧した鍵がどのチャンネルに割当
てられたのか、ということを知ることが特に必要なのは
、工場における当該電子楽器の出荷検査あるいは当該電
子楽器の調整または修正等のサービスを行なう場合など
である。

そのような場合に割当てチャンネルが簡単に判らないと
、全チャンネルの割当て状態のチェックをいちいち行な
わねばならず、出荷検査等の作業に手間どろという不都
合をもたらす。この発明は上述の点に鑑みてなされたも
ので、特定数の時分割チャンネルのいずれかに一旦割当
てられた鍵の発音を、上記時分割チャンネルとは異なる
特定数の非時分割な楽音発生チャンネルのいずれかに割
当てし直す場合において、上記非時分割的な楽音発生チ
ャンネルに一定の優先順位をもたせ、この優先順位に従
って押圧鍵を発音割当てするようにしたことを特徴とす
る。

このようにすれば、鍵を押圧した順序等からみてその鍵
が割当てられたチャンネルが容易に判かるようになる。
以下、この発明を添付図面の実施例にもとづいて詳細に
説明しよう。

第１図において、この発明に係る割当て回路はマルチチ
ャンネルアサィナ１１及び１２の部分である。

第１図は、このマルチチャンネルアサィナ１１及び１２
を使用した電子楽器１０の一例の概略を示したものであ
る。このマルチチャンネルアサィナ１１及び１２は鍵盤
種類別に設けられており、アサィナ１１が上鍵盤、アサ
イナ１２が下鍵盤に対応する。尚、この例ではペダル鍵
盤の発音チャンネルは１チャンネルとしたので、特段の
マルチチャンネルアサイナを設けていない。マルチチャ
ンネルアサィナ１１，１２の前段に設けられているチャ
ンネルプロセッサ１５は、特定数（この例では１２とす
る）の時分割的な発音チャンネルのいずれかに押圧鍵を
割当てるための回路である。この時分割的な割当ては、
上鍵盤及び下鍵盤についてはその鍵盤種類に係わりなく
任意に行なわれる。一方、マルチチャンネルアサイナ１
１及び１２は特定数の（この例では上、下谷鍵盤につき
７とする）非時分割的な楽音発生チャンネルＵＣＨＩ〜
ＵＣＨ７，ＬＣＨＩ〜ＬＣＨ７のいずれかに前記時分割
な発音チャンネルに割当てられた押圧鍵の楽音発生を割
当てる。チャンネルプロセッサ１５の割当てにもとづい
て時分割的に楽音情報を発生する時分割チャンネルＴＣ
Ｈは、周波数情報記憶装置１６、アキュムレータ１７、
波形メモリー８等を具えている。鍵盤部１３から波形メ
モリ１８に至る時分割的な楽音発生系列、及び鍵盤種類
別の非時分割的な（固定的な）楽音発生チャンネルＵＣ
ＨＩ〜ＵＣＨ７，ＬＣＨＩ〜ＬＣＨ７，ＰＣＨＩは、前
述の侍磯昭５０−４９５２５号（特開昭５１一１２４４
１５号）あるいは特顔昭５０一５１２４７号（特開昭５
１一１２６８２び号）において開示されているものを用
いることができるし、または、公知の構成を適宜組合せ
たものを採用することができる。また、これらはこの発
明の主要部でもないので、これらに関しては以下で簡単
に説明し、その後で、マルチチャンネルアサィナ１１及
び１２について説明する。鍵盤部１３は上鍵盤、下鍵盤
、ペダル鍵盤を具えている。

キーコーダ１４は鍵盤部１３に配された各鍵のキースィ
ツチのオン・オフ状態を検出し、押圧された鍵を識別す
る信号を出力する。チヤンネルプロセツサ１５は、キー
コーダ１４から与えられる押圧鍵識別信号を特定数１２
の時分割チャンネルに割当てる、そして、割当てたチャ
ンネルの時分割タイムスロット（チャンネル時間）にお
いて、該鍵を識別する複数ビットのキーコーダＫＣ、及
びそのチャンネルが割当て済みであることを表わす１ビ
ットのェンベロープスタート信号ＥＳ、割当てられた鍵
が離鍵されたときに発生される１ビットのデイケイスタ
ート信号ＤＳ、そのチャンネルにおける鍵の割当てを解
消するときに発生されるクリア信号ＣＣ等を繰返し出力
する。このクリア信号ＣＣはそのチャンネルにおける発
音が終了したことを表わすディケィ終了信号ＤＦにもと
づいて発生される。キーコードＫＣは、例えば音名を表
わす４ビットのノートコードＮ，〜Ｎ４、オクターブを
表わす３ビットのオクタ−フコードＢ，〜Ｂ３、鍵盤を
表わす２ビットの鍵盤コードＫ，，Ｋ２の合計９ビット
のデータである。鍵盤信号ＵＥ，ＬＥ，ＰＥは、鍵盤コ
ードＫ，，Ｋ２をデコードしたもので、その時分割チャ
ンネル（タイムスロット）に割当てられた鍵の所属する
鍵盤を表わしている。各時分割チャンネルのタイムスロ
ットを第２図に示す。第２図ａはマスタークロツクパル
ス少を示し、例えばｌｒｓ周期の２相クロックパルスで
ある。第２図ｂはこのマスタークロックパルス？に従っ
て時分割的に形成される各チヤンネル１〜１２のタイム
スロットｔｌ〜ｔ１２を示す。各チャンネルに割当てら
れた鍵に関する上記の諸情報ＫＣ，ＥＳ，ＤＳ，ＣＣ，
ＵＥ（ＬＥ，ＰＥ）、ＤＦは該チャンネルに対応するタ
イムスロットｔｌ〜ｔ１２に同期して繰返し生じる。時
分割多重的にチャンネルプロセッサ１５から出力される
キーコードＫＣは周波数情報記憶装置１６に入力され、
該キーコードＫＣが表わす鍵の楽音周波数に対応する数
値（定数）Ｆを該記憶装置１６から読み出す。アキュム
レータ１７は前記数値Ｆを一定時間毎に繰返し加算し、
この加算結果が波形メモリ１８から波形サンプル点振幅
を読み出すアドレスとなる。アキュムレータ１７におけ
る繰返し加算は第２図に示す各チャンネルのタイムスロ
ットｔｌ〜ｔ１２毎に時分割的に行なわれる。従って、
波形メモリ１８からは各時分割チャンネルに割当てられ
た鍵の楽音波形振幅信号ＭＳが各タイムスロットｔ１〜
ｔ１２に同期して時分割多重的に読み出される。この
時分割多重化された楽音波形振幅信号ＭＳは、マルチチ
ャンネルアサイナ１１及び１２による割当てにもとづい
て非時分割的な楽音発生チャンネルＵＣＨＩ〜ＵＣＨ７
，ＬＣＨＩ〜ＬＣＨ７，ＰＣＨＩに夫々分配される。

１つの楽音発生チャンネルＵＣＨＩのみ一例を図示した
が他も同一構成である。

すなわち、１つの楽音発生チャンネル（ＵＣＨＩ）は、
サンプルホールド回路Ｓ／日と電圧制御型可変フィルタ
ＶＣＦ（以下単にＶＣＦという）及び電圧制御型利得可
変増幅器ＶＣＡ（以下単にＶＣＡという）を含み、更に
ＶＣＦとＶＣＡの制御電圧波形を発生するェンベロープ
発生器ＥＧ，及びＥＧ２を含んでおり、単音を発生する
。

上鍵盤用のマルチチャンネルアサイナ１１から並列的に
出力される割当て信号ＣＨＩ〜ＣＨ７は、上鍵盤用の楽
音発生チャンネルＵＣＨＩ〜ＵＣＨ７に別個に供Ｖ給さ
れる。

下鍵盤用のマルチチャンネルアサィナ１２から出力され
る割当て信号ＣＨＩ′〜ＣＨ７′も、下鍵盤用の楽音発
生チャンネルＬＣＨＩ〜ＬＣＨ７に別個に供給される。
割当て信号ＣＨＩ〜ＣＨ７，ＣＨＩ′〜ＣＨ７′は、そ
れに対応するチャンネルＵＣＨＩ〜ＵＣＨ７，ＬＣＨＩ
〜ＬＣＨ７に割当てようとする音が割当てられている時
分割チャンネルのタイムスロットｔｌ〜ｔ１２に同期し
て“１”となる。この割当て信号ＣＨＩ〜ＣＨ７，ＣＨ
Ｉ′〜ＣＨ７′によって各チャンネルＵＣＨＩ〜ＵＣＨ
７，ＬＣＨＩ〜ＬＣＨ７のサンプルホールド回路Ｓ／日
では入力信号のサンプリングを行な‐う。従って、各サ
ンプルホールド回路Ｓ／日には割当て信号ＣＨＩ〜ＣＨ
７，ＣＨＩ′〜ＣＨ７′によって選ばれた（割当てられ
た）単一の時分割チャンネルの楽音波形振幅信号（多重
信号ＭＳのうち１つのタイムスロットのもの）が保持さ
れる。また、割当て信号ＣＨＩ〜ＣＨ７，ＣＨＩ′〜Ｃ
Ｈ７′は各チャンネルＵＣＨＩ〜ＵＣＨ７，ＬＣＨＩ〜
ＬＣＨ７のェンベロープ発生器ＥＧ，及びＥＧ２に夫々
供給され、ＶＣＦとＶＣＡの制御用のェンベロープ波形
を割当て（押鍵）に応答して発生させるために使用され
る。こうして、割当て信号ＣＨＩ〜ＣＨ７，ＣＨＩ′〜
ＣＨ７′にもとづいて非時分割的な（固定的な）各楽音
発生チャンネルＵＣＨＩ〜ＵＣＨ７，ＬＣＨＩ〜ＬＣＨ
７に対する押圧鍵の割当てがなされる。尚、この実施例
ではペダル鍵盤は単音発生としたので、ペダル鍵盤用の
楽音発生チャンネルＰＣＨＩは１つだけであり、従って
、ペダル鍵盤用のマルチチャンネルアサィナを特別に設
けていない。

チャンネルプロセッサ１５において、ペダル鍵盤は専用
の単一チャンネル（例えばタイムスロットｔｌのチャン
ネル）にのみ割当てられるようになっており、その時分
割的な割当ての結果、当該タイムスロット（例えばｔｌ
）においてチャンネルプロセッサ１５から出力されるペ
ダル鍵盤信号ＰＥを楽音発生チャンネルＰＣＨＩに入力
し、その内部のサンプルホールド回路Ｓ／日等を動作さ
せるようにしている。マルチチヤンネルアサイナについ
て第３図はマルチチャンネルアサィナ１１または１２の詳
細例を示すもので、両アサィナ１１，１２は図示した同
一構成のものを用いることができる。

両者は入出力端に供給される信号名が異なるだけであり
、第３図では上鍵盤用のマルチチャンネルアサイナ１１
のための信号名を主体にして示し、下鍵盤用のマルチチ
ャンネルアサィナ１２のための信号名は括弧でくくって
示した。以下では上鍵盤用のアサィナ１１を中心に説明
する。マルチチャンネルアサィナ１１は各チャンネルＵ
ＣＨＩ〜ＵＣＨ７に対応する記憶回路１０１〜１０７
を具えており、各チャンネルＵＣＨＩ〜ＵＣＨ７に割当
てられた鍵の時分割チャンネルにおけるタイムスロット
ｔｌ〜ｔ１２を該記憶回路１０１〜１０７に記憶する。
各チャンネルＵＣＨＩ〜ＵＣＨ７に対する割当ては、優
先制御回路２０の制御にもとづいて所定のチャンネルか
ら順に行なわれる。すなわち、優先制御回路２０では記
憶回路１０１，１０２，１０３，１０４，１０５，１０
６，１０７（チヤンネルＵＣＨＩ→ＵＣＨ７）の順に優
先順位を定め、上位の記憶回路（チャンネル）から順に
記憶（割当て）を行なうようにしている。記憶回路１０
１は１２ステージのシフトレジスタＳＲＩを含んでおり
、時分割チャンネルのタイムスロットｔｌ〜ｔ１２をこ
のシフトレジスタＳＲＩに記憶する。

シフトレジスタＳＲＩの最終ステージ出力はオア回路２
１及びアンド回路２２を介して第１ステージに戻され、
記憶が循環保持される。アンド回路２２の他方入力には
クリア信号Ｃが加わっており、このクリア信号Ｃが“０
”のとき記憶がクリアされる。オア回路２１の他の入力
にはアンド回路２３の出力が加わる。シフトレジスタＳ
ＲＩに新たな記憶動作を行なわせるとき該アンド回路２
３の条件が成立する。シフトレジスタＳＲＩの全ステー
ジの出力は１２入力型のオア回路２４に加わもる。従っ
て、いずれかのタイムスロットｔｌ〜ｔ１２に対応して
シフトレジスタＳＲＩに信号“１”が記憶されていれば
、オア回路２４の出力は常に“１”である。オア回路２
４の出力はインバータ２５を介してアンド回路２３に加
わると共に、優先制御回路２０‘こも加わる。オア回路
２４の出力は、その記憶回路１０１に記憶されている（
そのチャンネルＵＣＨＩが割当て済みである）場合に常
に“１”であり、これをビジィ信号Ｂ．という。各記憶
回路１０１〜１０７におけるビジィ信号を符号Ｂ〜Ｂ７
で示す。アンド回路２３の他の入力にはアンド回路２６
からのセット信号Ｓが加わる。アンド回路２３において
はこのセット信号ＳをシフトレジスタＳＲＩに読み込む
べきか杏かの論理判断を行なう。最上位の記憶回路１０
１とその下位の記憶回路１０２の回路構成はほぼ同じで
ある。

但し、セット信号Ｓを読み込むためのァンド回路２３と
２３′が若干異なる。回路構成を図示していない他の記
憶回路１０３〜１０７は記憶回路１０２と同一構成であ
る。最上位の記憶回路１０１のアンド回路２３は２入力
型であり、ビジィ信号Ｂ，が“０”であれば（すなわち
当該チャンネルに割当てがなされていなければ）、セッ
ト信号Ｓを読み込む条件が成立する。しかし、下位の記
憶回路１０２〜１０７のアンド回路２３′は３入力型の
ものであり、残りの入力端には磯先制御回路２０からの
ィネーブル信号Ｅ２〜Ｅ７が夫々各別に供給される。こ
のィネーブル信号Ｅ２〜Ｅ７は各記憶回路１０２〜１０
７の上位の記憶回路１０１〜１０６に記憶がなされてい
る（割当てがなされている）場合に“１”となり、下位
（次位）の記憶回路１０２〜１０７の記憶（割当て）を
可能にする。優先制御回路２０はアンド回路２７乃至３
３を有しており、各記憶回路１０１〜１０７からのピジ
ィ信号Ｂ，〜Ｂ７を所定の組合せで各アンド回路２７〜
３３に入力し、ィネーブル信号Ｅ２〜Ｅ７及びオールビ
ジィ信号ＡＢを発生する。各記憶回路１０２〜１０７に
供給されるィネーブル信号Ｅ２〜Ｅ？はそれよりも上位
の記憶回路１０１〜１０６のすべてからビジィ信号Ｂ〜
Ｂ６が供給されているときに発生される。すなわち、各
アンド回路２７〜３２からィネーブル信号Ｅ２〜Ｅ７が
発生される論理式を示せば次の通りである。Ｅ２＝Ｂ
（アンド２７）Ｅ３＝Ｂ・２
（アンド２８）Ｅ４＝Ｂ・＆・Ｂ３
（アンド２９）Ｅ５＝耳・＆・Ｂ３・＆
（アンド３０）Ｅ６＝Ｂ・＆・Ｂ３・＆・Ｂ５
（アンド３１）Ｅ７：Ｂ・＆・Ｂ３・＆・Ｂ５・
Ｂ６（アンド３２）アンド回路３３にはすべてのチャ
ンネルに対応するピジィ信号Ｂ，〜Ｂ７が入力されてお
り、すべてのチャンネル（ＵＣＨＩ〜ＵＣＨ７）に楽音
が割当てられている場合、つまりすべての記憶回路１０
１〜１０７に記憶がなされている場合に同アンド回路３
３からオールビジィ信号ＡＢが発生される。

各記憶回路１０１〜１０７のシフトレジスタＳＲ，〜Ｓ
Ｒ７の最終ステージの出力は各チャンネルの割当て信号
ＣＨＩ〜ＣＨ７として出力される。また、これらの信号
ＣＨＩ〜ＣＨ７はオア回路３４でまとめられ、ェニイビ
ジイ信号ＥＢとして利用される。ェニィビジィ信号ＥＢ
が発生したタイムスロットｔｌ〜ｔ１２に割当てられて
いる楽音（押圧鍵）は既に非時分割なチャンネルＵＣＨ
Ｉ〜ＵＣＨ７にも割当てられていることを意味する。セ
ット信号Ｓを発生する４入力型のアンド回路２６にはチ
ャンネルプロセッサー５から鍵盤信号（上鍵盤信号ＵＥ
）とェンベロープスタート信号ＥＳ及びディケイスター
ト信号ＤＳの反転信号ＤＳが入力され、更に前記オア回
路３４からのェニィピジィ信号ＥＢを反転した信号ＥＢ
が入力される。従って、セット信号Ｓが発生される条件
は次の■，■，■，■がすべて満足されることである。
■ 何らかの鍵が押圧され、その鍵がチャンネルプロセ
ッサ１５において或る時分割チャンネルに割当てられた
こと（ＥＳが“１”）。■ その鍵が上鍵盤（アサィナ
１２の場合は下鍵盤）に属すること（ＵＥが“１”、ア
サイナ１２の場合はＬＥが“１”）。

■ その鍵が押圧中であること、つまり雛鍵されていな
いこと（ＤＳが‘‘０”、すなわちＤＳが“１”）。

■ その鍵が非時分割チャンネルＵＣＨＩ〜ＵＣＨ７（
アサイナ１２の場合はＬＣＨＩ〜ＬＣＨ７）のいずれ
にもまだ割当てられていないこと（ＥＢが“０”、すな
わちＥＢが“１”）。

以上のような条件■〜■が満足された時分割チヤンネル
のタイムスロットｔｌ〜ｔ１２においてセット信号Ｓが
発生される。後述のようにして一旦割当てがなされると
、当該タイムスロットｔｌ〜ｔ１２に同期してェニィビ
ジィ信号ＥＢが発生され、アンド回路２６の条件が成立
しなくなるのでセット信号Ｓはもう発生されない。まず
、いずれのチャンネルＵＣＨＩ〜ＵＣＨ７にも鍵が割当
てられていない状態を想定する。

上鍵盤で初めて鍵が押圧され、これがタイムスロットｔ
２に対応する時分割チャンネルに割当てられたとする。
チャンネルプロセッサ１５（第１図）から与えられる信
号にもとづいてタイムスロットｔ２においてアンド回路
２６の条件が成立し、セット信号Ｓが発生されると、最
上位の記憶回路１０１のァンド回路２３の条件が成立し
、シフトレジスタＳＲＩに信号“１”が読み込まれる。
このとき記憶回路１０１から出力されるビジィ信号Ｂ，
は“０”であるので、優先制御回路２０のすべてのアン
ド回路２７〜３３は不動作であり、ィネーブル信号Ｅ２
〜Ｅ７は発生されない。従って、下位の記憶回路１０２
〜１０７のアンド回路２３′は動作せず、最上位の記憶
回路１０１にのみ‘‘１’’が記憶される。こうして、
最初の押圧鍵は最上位のチャンネルＵＣＨＩに割当てら
れる。その１ビットタイム後（タイムスロットｔ３）に
シフトレジスタＳＲＩの第１ステージに“１”がシフト
されると、ビジィ信号Ｂ，が“１”に立上る。１２ビッ
トタイム後にタイムスロットｔ２が再び到来すると、シ
フトレジスタＳＲＩの最終ステージから信号“１”が出
力され、チャンネルＵＣＨＩの割当て信号ＣＨＩが発生
する。

このタイムスロットｔ２の信号“１”はシフトレジスタ
ＳＲＩで循環・記憶され、割当て信号ＣＨＩはタイムス
ロットｔ２が到来する毎に“１”となる。この割当て信
号ＣＨＩはチャンネルＵＣＨＩのサンプルホールド回路
Ｓ／日（第１図）に供給され、タイムスロットｔ２毎に
波形メモリ１８から時分割的に供給される「最初の押圧
鍵」の楽音波形振幅信号ＭＳをサンプリングする。

サンプリングされた振幅信号ＭＳは同回路Ｓ／日でホー
ルドされ、連続的な楽音波形振幅信号としてＶＣＦに入
力され、ＶＣＡを経てサウンドシステム１００を介して
発音される。割当て信号ＣＨＩはェンベロープ発生器Ｅ
○，及びＥＧ２にも加わり、ェンベロープ波形を発生さ
せる。このェンベロープ波形によってＶＣＦ及びＶＣＡ
のカットオフ周波数や増幅度が制御される。最初の鍵の
押圧中に上鍵盤で別の鍵（２番目の鍵）を押圧し、これ
がタイムスロットｔ４に対応する時分割チャンネルに割
当てられたと仮定する。

タイムスロットｔ４においてアンド回路２６の条件が成
立し、セット信号Ｓが発生される。既に割当てられてい
るチャンネルＵＣＨＩのビジイ信号Ｂ．は持続的に“１
”であるので、最上位の記憶回路１０１のァンド回路２
３は動作しない。従って、記憶回路１０１に二重に割当
てはなされない。一方、ビジィ信号Ｂ，によって優先制
御回路２０のアンド回路２７が動作し、ィネーブル信号
Ｅ２が発生されている。このィネーブル信号Ｅ２に対応
する記憶回路１０２は未だ割当てがなされていないので
、ビジイ信号＆は発生していない。従って、優先制御回
路２０の他のアンド回路２８〜３３は不動作であり、ィ
ネーブル信号Ｅ３〜Ｅ７は発生されない。従って、タイ
ムスロットｔ４においてセット信号Ｓが発生されたとき
ィネープル信号Ｅ２のみが生じており、記憶回路１０
２のアンド回路２３′のみの動作条件が成立する。こう
して、記憶回路１０２のシフトレジスタＳＲ２にタイム
スロットｔ４に対応して“１”が記憶され、タイムスロ
ットｔ４毎に割当て信号ＣＨ２が発生される。この割当
て信号ＣＨ２により、タイムスロットｔ４毎に波形メモ
リ１８から時分割的に読み出される「２番目の押圧鍵」
の楽音波形振幅信号ＭＳが楽音発生チャンネルＵＣＨ２
（第１図）に割当てられる。タイムスロットｔ４におい
て記憶回路１０２のシフトレジスタＳＲ２に“１”が読
み込まれると、その次のタイムスロットｔ６からビジイ
信号Ｂ２が立上る。

このビジィ信号Ｂ２と最上位のビジイ信号Ｂ，によって
優先制御回路２０のアンド回路２８の条件が成立し、ィ
ネーブル信号Ｅ３が発生される。これにより、記憶回路
１０２の下位の記憶回路１０３に割当てがなされる準備
がなされる。上位のィネーブル信号Ｅ２は依然として発
生されているが、自己のビジイ信号＆によって記憶回路
１０２のアンド回路２３′の条件は不成立となる。従っ
て、次のセット信号Ｓは３番目の記憶回路１０３に記憶
される。以上のように、既に記憶（割当て）がなされた
記憶回路１０１，１０２，・・・・・・は自らのビジィ
信号Ｂ，，Ｂ２・・・・・・によって二重の記憶（割当
て）を禁止する。そして、まだ記憶（割当て）されてい
ない記憶回路１０２，１０３，…・・・に関しては、そ
のうち優先順位が最も上位のものだけィネーフル信号Ｅ
２，Ｅ３・・・・・・が発生される。離鍵された場合の
説明デイケイスタート信号ＤＳ、ェニイビジィ信号ＥＢ
及び信号ＤＢが入力されるアンド回路３５は下記の３条
件■，■，■がともに満足されたとき信号“１”を生じ
、これがディケィセツト信号ＤＳＴとなる。

■ チャンネルプロセッサ１５において或る時分割チャ
ンネルに割当てられた鍵が離されたこと（ＤＳが“１”
）。

■ その鍵がいずれかの非時分割チャンネルＵＣＨＩ〜
ＵＣＨ７にすでに割当てられていること（ＥＢが‘‘１
’’）■ その鍵が離されたことがマルチチャンネルア
サィナ１１に未だ記憶されていないこと（信号ＤＢが“
１”）。

デイケィセツト信号ＤＳＴが発生するということは、詑
億回路１０１〜１０７に割当て記憶された鍵のうち或る
ものが新たに離鍵されたことを表わしている。

このデイケイセツト信号ＤＳＴを記憶するための離鍵記
憶回路２０１〜２０７が非時分割チャンネル数（７個）
だけ設けられている。

離鍵記憶回路２０１〜２０７は夫々順位づけられており
、最も古く離鍵された鍵が臆当てられている時分割チヤ
ンネルのタイムスロット（ｔｌ〜ｔ１２のうち１つ）の
信号が回路２０１に記憶されるようになっており、以下
離鍵時が古い順に回路２０２，２０３・・・・・・２０
７に記憶される。アンド回路３５からのディケィセツト
信号ＤＳＴは、最も新しい離鍵を記憶する雛鍵記憶回路
２０７にのみ加えられる。

離鍵記憶回路２０１〜２０７はほぼ同一の構成であり、
回路２０１，２０６，２０７のみ詳細を図示したが、他
の回路２０２〜２０５もアンド回路３６，３７，３８、
オア回路３９，４０，４２ステージのシフトレジスタＳ
Ｒ８〜ＳＲ，４、ィンバー夕４１を夫々有している。な
お、符号３６〜４１は、説明の便宜上、各回路２０１〜
２０７とも同一符号とした。各記憶回路２０１〜２０７
においてシフトレジスタＳＲ８〜ＳＲ，４の全ステージ
の出力は１２入力型のオア回路４川こ夫々入力され、ィ
ンバータ４１を介してアンド回路３６に加わもる。

このアンド回路３６はシフトレジスタＳＲ８〜ＳＲ，４
にデータを読み込むためのものであり、そのシフトレジ
スタＳＲ８〜ＳＲ，４の内容が空のとき（オァ回路４０
の出力が“０”のとき）だけ該アンド回路３６が動作可
能となる。最下位の記憶回路２０７におけるアンド回路
３６の他の入力には前述のようにディケィセット信号Ｄ
ＳＴが入力される。その他の記憶回路２０１〜２０６に
おけるアンド回路３６の他の入力には、それよりも下位
の記憶回路２０２〜２０７のシフトレジスタＳＲ９〜Ｓ
Ｆ，４の最終ステージ出力が入力される。各シフトレジ
スタＳＲ８〜ＳＲ，４の最終ステージ出力はホールド用
のアンド回路３８（回路２０１には不要である）オア回
路及びアンド回路３７を介して第１ステージに戻される
。

離鍵記憶回路２０２〜２０７のホールド用アンド回路３
８の他の入力にはその上位の記憶回路２０１〜２０６の
オア回路４０の出力が加えられる。従って、上位のシフ
トレジスタＳＲ８〜ＳＲ，３に記憶がなされているとき
のみ、その下位のシフトレジスタＳＲ９〜ＳＲ，４の記
憶保持が可能である。また、各シフトレジスタＳＲ８〜
ＳＲ，４の最終ステージの出力はオア回路４２でまとめ
られ、デイケイビジイ信号ＤＢとして利用される。この
デイケイビジイ信号ＤＢはデイケィセット信号ＤＳＴを
１度だけ発生させるために利用される。例えば、離鍵記
憶回路２０１〜２０７において離鍵の記憶が全くなされ
ていない状態において、タイムスロットｔ２に対応する
時分割チャンネルに割当てられた鍵が離鍵されたとする
と、タイムスロットｔ２において１度だけディケイセツ
ト信号ＤＳＴがアンド回路３５から発生される。このデ
ィケィセット信号ＤＳＴは最下位の記憶回路２０７のシ
フトレジス夕ＳＲ，４にまず読み込まれる。シフトレジ
スタＳＲ，４で１２ビットタイム遅延されたデイケイセ
ツト信号ＤＳＴは次のタイムスロットｔ２のときにその
上位の記憶回路２０６のシフトレジスタＳＲ，３に読み
込まれる。このようにして、デイケイセツト信号ＤＳＴ
は１２ビットタイム毎に順番に上位の記憶回路に線上げ
られていさ、最終的に最上位の記憶回路２０１に記憶保
持される。その次に或るタイムスロットにおいてアンド
回路３５から発生されたディケイセット信号ＤＳＴは上
述のように下位の記憶回路２０７から順に上位の記憶回
路２０６，２０５・・・・・・に線上げられていき、最
終的に記憶回路２０２に記憶保持される。これは、その
上位の記憶回路２０１にはすでに雛鍵記憶がなされてい
るからである。以上のようにして、最上位の雛鍵記憶回
路２０１には、最も古く離鍵された鍵が割当てられてい
る時分割チャンネルのタイムスロット（ｔｌ〜ｔ１２の
いずれか）が記憶される。この最上位の隣鍵記憶回路２
０１のシフトレジスタＳＲ８の最終ステ−ジの出力はオ
ールド信号ＯＬＤとして後述のトランケート動作のため
に利用される。このオールド信号ＯＬＤは最も古く欧鍵
された鍵が割当てられている時分割チャンネルのタイム
スロット（ｔｌ〜ｔ１２のいずれか１つ）において繰返
し“１”となる。記憶のクリアについて各楽音発生チャンネルＵＣＨＩ〜ＵＣＨ７，ＬＣＨＩ〜
ＬＣＨ７，ＰＣＨＩのＶＣＡ用ェンベロープ発生器ＥＧ
２（第１図）では、その発生ェンベロープ波形が終了す
るとディケィ終了信号ＤＤＦＵ，〜ＤＤＦＵ７，ＤＤＦ
Ｌ〜ＤＤＦＬ７，ＤＤＦＰを夫々発生する。

これは当該チャンネルにおける楽音の発音が終了したこ
とを表わす。これらの信号ＤＤＦＵ，〜ＤＤＦＵ７，Ｄ
ＤＦＬ〜ＤＤＦＬ７，ＤＤＦＰは時分割タイムスロット
（ｔｌ〜ｔ１２）に対応して発生されるようになってお
り（すなわち対応する割当て信号ＣＨＩ〜ＣＨ７，ＣＨ
Ｉ′〜ＣＨ７′，ＰＥのタイムスロットに同期している
）、鍵盤毎にまとめられる。上鍵盤に関する多重ディケ
ィ終了信号ＤＤＦＵは上鍵盤のマルチチャンネルアサイ
ナ１１に供給され、下鍵盤に関する多重ディケィ終了信
号ＤＤＦＬは下鍵盤のマルチチャンネルアサィナ１２に
供給される。尚、ペダル鍵盤のディケィ終了信号ＤＤＦ
Ｐは信号ＤＤＦＬにまとめられて処理される。マルチチ
ヤンネルアサイナ１１（または１２）において、多重デ
ィケィ終了信号ＤＤＦＵ（またはＤＤＦＬ）はオア回路
４３に加わり、ディケィ終了信号ＤＦＵ（またはＤＦＬ
）として出力される。

ディケィ終了信号ＤＦＵは発音終了したチャンネルＵＣ
ＨＩ〜ＵＣＨ７に割当てられている音の時分割タイムス
ロットｔｌ〜ｔ１２に同期して“１”となる。また、オ
ア回路４３の他の入力にはェニィビジイ信号ＥＢをオア
回路４４、インバータ４５を介して反転した信号が加わ
る。これはチャンネルＵＣＨＩ〜ＵＣＨ７に割当てられ
ている音に関してのみ有効に信号ＤＤＦＵにもとづいて
信号ＤＦＵを発生するようにしたためであり、チャンネ
ルＵＣＨＩ〜ＵＣＨ７に割当てられていない音（例えば
他の鍵盤の押圧鍵）のタイムスロットにおいては信号Ｄ
ＦＵは常に“１”である。同じことが下鍵盤用の信号Ｄ
ＦＬについてもいえる。満、下鍵盤用のアサイナ１２に
おいてはオア回路４４の他の入力にペダル鍵盤信号ＰＥ
が加えられており、ペダル鍵盤が或るタイムスロットに
割当てられているときのみペダル鍵盤デイケイ終了信号
ＤＤＦＰ（多重信号ＤＤＦＬの当該タイムスロットに含
まれている）にもとづいて信号ＤＦＬが発生される。マ
ルチチャンネルアサイナ１１及び１２から出力されるデ
ィケイ終了信号ＤＦＵ，ＤＦＬはアンド回路１９（第１
図）に加わる。真のディケィ終了によって或るタイムス
ロットにおいてディケィ終了信号ＤＦＵ（またはＤＦＬ
）が“１”に立上るとき他方の信号ＤＦＬ（またはＤＦ
Ｕ）は必らず“１”であるので、アンド回路１９の条件
が成立する。尚、アンド回路１９のもう一つの入力には
他の楽音発生装置（図示せず）からのディケィ終了信号
ＤＦＦが加わもる。上記他の楽音発生装置とは、時分割
チャンネルＴＣＨと並列に設けられ、同じくチャンネル
プロセッサ１５からの信号ＫＣ，ＥＳ，ＤＳ等を受けて
各タイムスロットｔｌ〜ｔ１２において時分割的に楽音
を発生する装置である。同じ鍵の楽音が複数系列で別個
に発生されることにより、ディケル終了がバラバラにな
るので、最後のディケィ終了に合わせてデイケィ終了信
号ＤＦを発生するためにアンド回路１９が設けられてい
る。そのような楽音発生システムは特磯昭５０一４９５
２５号（特関昭５１−１２４４１５号）明細書中におい
て詳しく説明されているのでここでは詳述しない。ァン
ド回路１９から出力されたディケイ終了信号ＤＦはチャ
ンネルプロセッサー５に供給され、この信号ＤＦに応じ
てクリア信号ＣＣが発生される。

クリア信号ＣＣはマルチチャンネルアサイナ１１，１２
のほか、様々な回路に加わり、当該タイムスロットに関
する各種記憶をクリアする。或るチャンネル（ＵＣＨＩ
〜ＵＣＨ７のどれか）の発音が終了した場合に、そのチ
ャンネルに割当てられた音が割当てられていた時分割タ
イムスロット（ｔｌ〜ｔ１２のどれか）に同期してクリ
ア信号ＣＣが発生される。第３図において、このクリア
信号ＣＣはオア回路４６を介してインバータ４７で反転
される。ィンバータ４７から出力される反転クリア信号
Ｃ（‘‘０”）は当該タイムスロットにおいて各記憶回
隣１０１〜１０７のアンド回路２２及び離鍵記憶回路２
０１〜２０７のアンド回路３７を不動作にする。例えば
、チャンネルＵＣＨＩに割当てられた音の発音が終了す
ると、記憶回路１０１の記憶が反転クリア信号Ｃによっ
てクリアされる。また、その昔に関する離鍵記憶が記憶
回路２０１でなされているとすると、記憶回路２０１の
記憶がクリアされる。しかし、離鍵記憶回路２０２にお
けるタイムスロットの記憶が直ちに記憶回路２０１に繰
上げられる。一方、クリアされた記憶回路１０１の記憶
は他から操上げられることはない。こうして、例えば、
記憶回路１０２と１０３が記憶状態にあり、記憶回路１
０１と１０４〜１０７が空であるとすると、次に新たに
押圧された鍵の時分割割当てタイムスロットがこれら回
路１０１，１０４〜１０７のうち最上位の回路１０１に
記憶されることはこれまでの説明から明らかであろう。
トランケート動作の説明７つの記憶回路１０１〜１０７がすべて記憶状態にある
とき（すなわち７つのチャンネルＵＣＨＩ〜ＵＣＨ７が
すべて割当てられているとき）、新しい鍵が押圧され、
セット信号Ｓが発生されて割当て要求が生じると、最も
古〈離鍵された鍵の割当てを解消し、そのチャンネルに
新たな割当てを行なう。

これをトランケート動作という。すべての記憶回路１０
１〜１０７が記憶状態にあるとき、ビジイ信号Ｂ〜Ｂ７
はすべて“１”であり、アンド回路３３の条件が成立し
、オールビジィ信号ＡＢが発生される。

このオールビジィ信号ＡＢはアンド回路４８に加わる。
アンド回路４８の他の入力にはセット信号Ｓが加わる。
従って、トランケート動作を行なうべき条件が整ったと
きアンド回路４８が動作し、オア回路４９を介して遅延
フリップフロップ５０‘こ信号“１”が記憶される。フ
リップフロップ５０の出力はアンドー回路５１に加わる
と共にアンド回路５２を介して自己保持される。アンド
回路５１の他の入力には最上位の離鍵記憶回路２０１か
らオールド信号ＯＬＤが供給される。従って、トランケ
ート動作を行なうべきときにおいて、最も古く雛鍵され
た鍵の時分割割当てタイムスロット（ｔｌ〜ｔ１２のい
ずれか）が到来すると、アンド回路５１が動作し、オア
回路４６、ィンバータ４７を介して反転クリア信号Ｃが
“０”となる。同時に自己保持用ァンド回路５２は不動
作となり、遅延フリップフ。ップ５０の記憶はクリアさ
れる。反転クリア信号Ｃが“０”になったタイムスロッ
ト（ｔｌ〜ｔ１２のいずれか）を記憶している記憶回路
（１０１〜１０７のいずれか１つ）の記憶がクリアされ
る。２度目のセット信号Ｓが発生したとき、上記クリア
された記憶回路（１０１〜１０７のいずれか１つ）に当
該セット信号Ｓの発生タイムスロットが記憶される。

尚、この発明における再割当て（マルチチャンネルァサ
ィナ）は、上記実施例のように鍵盤種類のみに対応させ
ることに限定されない。

例えば、電子楽器が鍵盤を１段しか具えていない場合等
においては、該鍵盤を音域分割し、特定音域における押
圧鍵をマルチチャンネルアサィナに再割当てするように
してもよい。この場合には、第３図において鍵盤信号Ｕ
Ｅ（またはＬＥ）の代わりにキーコードＫＣ‘こ含まれ
るオクターフコードＢ〜Ｂ３にもとづいて形成した音域
信号を使用すればよい。要するに、この発明は複数の押
圧鍵のなかの特定押圧鍵（複数）を再割当てする場合に
適用可能である。以上説明したようにこの発明によれば
、所定の順序で各チャンネルに対する割当てが行なわれ
るので、どの鍵がどのチャンネルに割当てられたかとい
うことが押鍵順序等から容易にわかる。

従って、電子楽器の検査等を簡単に行なうことができる
ようになる。

【図面の簡単な説明】

第１図はこの発明の割当て回路を使用した電子楽器の一
例を示すブロック図、第２図は時分割チ０ヤンネルのタ
イムスロットの一例を示すタイミングチャート、第３図
はこの発明の一実施例を示すもので、第１図のマルチチ
ャンネルアサィナの詳細を示した回路図である。１０・・・電子楽器、１１，１２・・・マルチチャンネ
タルアサイナ、ＴＣＨ…時分割チャンネル、ＵＣＨＩ〜
ＵＣＨ７，ＬＣＨＩ〜ＬＣＨ７，ＰＣＨ１・・・非時分
割的な楽音発生チャンネル、２０・・・優先制御回路、
１０１〜１０７・・・記憶回路、２０１〜２０７・・・
離鍵記憶回路、ＳＲ，〜ＳＲ，４・・・シフトレジスタ
、Ｓ／Ｈ…サンプルホールド回路、ＶＣＦ・・・電圧制
御型可変フィル夕、ＶＣＡ・・・電圧制御型利得可変増
幅器、ＥＧ，，ＥＧ２・・・ェンベロープ発生器。第１図第２図第３図

Claims

【特許請求の範囲】１押圧された鍵を複数の時分割チヤンネルのいずれか
にそれぞれ割り当てる第１の割当て手段と、前記第１の
割当て手段の割当てに応答して前記各時分割チヤンネル
に割り当てられた押圧鍵に対応する楽音発生用の楽音基
礎情報を時分割で出力する楽音基礎情報発生手段と、前
記時分割チヤンネルに割り当てられた押圧鍵のうちの特
定押圧鍵を複数の非時分割チヤンネルのいずれかに再割
当てするものであつて、該各非時分割チヤンネルにそれ
ぞれ対応して設けられた複数の記憶手段を有し、この各
記憶手段のいずれかに再割当てすべき前記特定押圧鍵に
対応する前記楽音基礎情報が前記時分割のどのタイムス
ロツトに存するかを記憶することによつて前記再割当て
を行い、かつ前記複数の記憶手段に優先順位を設定し記
憶がなされていない記憶手段のうち優先順位が最上位の
記憶手段のみ記憶可能とする優先制御手段を有してなる
第２の割当て手段と、前記第２の割当て手段の非時分割
チヤンネルに対応した複数の楽音発生チヤンネルを有し
、各楽音発生チヤンネルが、それぞれ前記楽音基礎情報
発生手段から出力される楽音基礎情報のうち前記第２の
割当て手段における対応する記憶手段に記憶されたタイ
ムスロツトに関する楽音基礎情報を選択し、この選択し
た楽音基礎情報に基づき楽音を発生する楽音発生手段と
、を具えた電子楽器。２前記優先制御手段は、上位の記憶手段における記憶
の有無を表わす信号を受け、上位のすべての記憶手段に
記憶がなされた場合にその次位の記憶手段に対して記憶
可能信号を供給する各記憶手段に対応した複数のアンド
手段を有する特許請求の範囲第１項記載の電子楽器。