JPS6032572A - インバ−タ装置 - Google Patents
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- JPS6032572A JPS6032572A JP58140794A JP14079483A JPS6032572A JP S6032572 A JPS6032572 A JP S6032572A JP 58140794 A JP58140794 A JP 58140794A JP 14079483 A JP14079483 A JP 14079483A JP S6032572 A JPS6032572 A JP S6032572A
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- H02M1/32—Means for protecting converters other than automatic disconnection
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
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- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- H02M1/348—Passive dissipative snubbers
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- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インバータ装置、とくに、電界効果トランジ
スタを使用したインバータ装置に関するものである。
スタを使用したインバータ装置に関するものである。
従来、この種のインバータ装置として第１図に示すもの
があった。すガわち、電源（］、）の正端子に電流制御
素子たる第１の電界効果トランジスタ（以下、［ＭＯＳ
ＦＥＴ Ｊと称す）（２）のドレイン（２ａ ）ｋ、該
ｙｏｓｐｘＴ（ｚ）のソース（２ｂ）に第２のＭＯＳＦ
ＥＴ（１３１０ドレイン（６ａ）を、第２のＭＯＳＦＥ
Ｔ（８１のソース（ｓｂ）を上記電源（１）の負端子に
順次接続すると共に、」二配線１、第２のＭＯ８ＦＦ、
Ｔ（２）、 （ａ＋のゲー） （２Ｃ）、 （３Ｑ）に
それぞれゲートドライブ回路（４）または（５１を接続
して成るものがあった。なお、両ＭｏｓｔｇＴ（２１、
（８１の接続点から出力端子（６）が引き出されており
、その出力端子（６）を、介してインバータ装置は負狗
（７）に接続されるようになっている０ 第２図は、第１図図示装置の動作波形図で、その中の（
Ａ） 、 （Ｂ） 、 （０）はそれぞれ負荷が誘導性
、抵抗性、容量性の場合の第２のＭＯＥＩＦＥＴ（８１
のドレイン（５ａ）−ソース（３ｂ）間の電圧波形を示
すものであり、また、（Ｄ） 、 （Ｋ）はそれぞれ、
第１のＭＯＯＦＥＴ（２１およ礒 び第２のＭＯＳＦＥ
Ｔ（８＋の４１〕作状態（ＯＮまたは０ＦＦ）を示すも
のである。
があった。すガわち、電源（］、）の正端子に電流制御
素子たる第１の電界効果トランジスタ（以下、［ＭＯＳ
ＦＥＴ Ｊと称す）（２）のドレイン（２ａ ）ｋ、該
ｙｏｓｐｘＴ（ｚ）のソース（２ｂ）に第２のＭＯＳＦ
ＥＴ（１３１０ドレイン（６ａ）を、第２のＭＯＳＦＥ
Ｔ（８１のソース（ｓｂ）を上記電源（１）の負端子に
順次接続すると共に、」二配線１、第２のＭＯ８ＦＦ、
Ｔ（２）、 （ａ＋のゲー） （２Ｃ）、 （３Ｑ）に
それぞれゲートドライブ回路（４）または（５１を接続
して成るものがあった。なお、両ＭｏｓｔｇＴ（２１、
（８１の接続点から出力端子（６）が引き出されており
、その出力端子（６）を、介してインバータ装置は負狗
（７）に接続されるようになっている０ 第２図は、第１図図示装置の動作波形図で、その中の（
Ａ） 、 （Ｂ） 、 （０）はそれぞれ負荷が誘導性
、抵抗性、容量性の場合の第２のＭＯＥＩＦＥＴ（８１
のドレイン（５ａ）−ソース（３ｂ）間の電圧波形を示
すものであり、また、（Ｄ） 、 （Ｋ）はそれぞれ、
第１のＭＯＯＦＥＴ（２１およ礒 び第２のＭＯＳＦＥ
Ｔ（８＋の４１〕作状態（ＯＮまたは０ＦＦ）を示すも
のである。
次に、第１図に示す構成を有する従来装置の動作につい
て第２図を参照して説明する。
て第２図を参照して説明する。
ＭＯＯＦＥＴ（２）ｌ（３）はそれぞれゲートドライブ
回路（４１、（５１の信号により、ＯＮまたはＯＦＦ状
態をとるものである。例えば、第１のＭｏｓｙｍＴ（ｚ
）がＯＦＦ。
回路（４１、（５１の信号により、ＯＮまたはＯＦＦ状
態をとるものである。例えば、第１のＭｏｓｙｍＴ（ｚ
）がＯＦＦ。
第２のＭＯＯＦＥＴ（８１がＯＮ状態になるように信号
を与えると、出力端子（６）は電源（１）の負端子の電
位（Ｖ−）になり、したがって、このときに出力端子（
６）に負荷（７）を接続すると図示のように電流工□が
流れる。
を与えると、出力端子（６）は電源（１）の負端子の電
位（Ｖ−）になり、したがって、このときに出力端子（
６）に負荷（７）を接続すると図示のように電流工□が
流れる。
先ず、負荷（７）が誘導性の場合におけるこのような状
態からの変化による彫りを述べる。ＭＯＯＦＥＴ（８）
が第２図に示す時刻ｔ工てＯＦＦすると、負荷るため第
１図に示すような電流工、が流ノ１、出力端子（６）の
電位は（Ｖ＋）になる。この場合のサージ電圧ＳＬは少
ない（第２図（Ａ）参照）。また、ｙｏｓｐｓｒ （２
１が第２図に示す時刻ｔ、で。Ｎしても、出刃端子（６
）の電位は既に正端子の電位（Ｖ＋）になっているため
サージ電圧ははとんど生じない。
態からの変化による彫りを述べる。ＭＯＯＦＥＴ（８）
が第２図に示す時刻ｔ工てＯＦＦすると、負荷るため第
１図に示すような電流工、が流ノ１、出力端子（６）の
電位は（Ｖ＋）になる。この場合のサージ電圧ＳＬは少
ない（第２図（Ａ）参照）。また、ｙｏｓｐｓｒ （２
１が第２図に示す時刻ｔ、で。Ｎしても、出刃端子（６
）の電位は既に正端子の電位（Ｖ＋）になっているため
サージ電圧ははとんど生じない。
次に、負荷（γ）が抵抗性の場合における状態え化によ
る影響を述べる。ＭＯ８ＦＦｊＴ（８１が時刻ｔ でＯ
ＦＦすると、出力端子（６）の電位は（Ｖ＋）と（シー
）の中間の電位ＶＭとなる。この後、時刻ｔ２でＭＯ８
ＦＦｉＴ （２）がＯＮすると、出力端子（６）の′電
位は急協に上昇する。ＭＯＯＦＥＴ（２１のＯＮ状態へ
の移行変化しＪ、非常に速いため回路の配線などによる
インダクタンスと浮遊容量、ＭＯＯＦＥＴの持つ静電８
Ｍなどにより共振しサージ電圧ＳＲが発生ずる（第２図
（Ｂ）参照）。
る影響を述べる。ＭＯ８ＦＦｊＴ（８１が時刻ｔ でＯ
ＦＦすると、出力端子（６）の電位は（Ｖ＋）と（シー
）の中間の電位ＶＭとなる。この後、時刻ｔ２でＭＯ８
ＦＦｉＴ （２）がＯＮすると、出力端子（６）の′電
位は急協に上昇する。ＭＯＯＦＥＴ（２１のＯＮ状態へ
の移行変化しＪ、非常に速いため回路の配線などによる
インダクタンスと浮遊容量、ＭＯＯＦＥＴの持つ静電８
Ｍなどにより共振しサージ電圧ＳＲが発生ずる（第２図
（Ｂ）参照）。
負荷（７）が容量性の場合におりる状愚笈化による影響
を述べる。１（Ｏ８Ｆ１１＋Ｔ（８１が時刻Ｌ□でＯＦ
Ｆすると、出力ｌ−，１（６）の電位にはとんど変化し
ない。
を述べる。１（Ｏ８Ｆ１１＋Ｔ（８１が時刻Ｌ□でＯＦ
Ｆすると、出力ｌ−，１（６）の電位にはとんど変化し
ない。
この後、時刻ｔ２でＭＯＯＦＥＴ（２）がＯＮすると、
出力端子（６）の電位は急故に上昇する。特に、ＭＯＩ
ｌｌＦＥＴはスイッチング速度が速いため電圧の上昇度
ａＶ／ａｔが高く、サージ電圧ｓ０は抵抗性の場合のサ
ージ電圧ＳＲ，ｌニジさらに高くなる。
出力端子（６）の電位は急故に上昇する。特に、ＭＯＩ
ｌｌＦＥＴはスイッチング速度が速いため電圧の上昇度
ａＶ／ａｔが高く、サージ電圧ｓ０は抵抗性の場合のサ
ージ電圧ＳＲ，ｌニジさらに高くなる。
なお、第２図はＭＯ８ＦＥＴＴ８＋のドレイン（３ａ）
−ソース（３ｂ）間の電圧波形を示しているが、状態の
オン・オフを反対に考えれば、ＭＯＳＦＥＴ（２）のド
レイン（２ａ）−ソース（２ｂ）間の電圧波形を示して
いると見ることができる。
−ソース（３ｂ）間の電圧波形を示しているが、状態の
オン・オフを反対に考えれば、ＭＯＳＦＥＴ（２）のド
レイン（２ａ）−ソース（２ｂ）間の電圧波形を示して
いると見ることができる。
しかるに、従来のインバータ装置は、以上のように・構
成されているので、サージ電圧が筒くなり、ＭＯＯＦＥ
Ｔの嗣厄圧を超えるとＭＯＯＦＥＴが破壊されてしまう
という欠点があった。
成されているので、サージ電圧が筒くなり、ＭＯＯＦＥ
Ｔの嗣厄圧を超えるとＭＯＯＦＥＴが破壊されてしまう
という欠点があった。
本発明は、上記のような従来のものの欠点を除去するた
めＶＣなされたもので、電流制御菓子ｔζリアクトル、
ダイオード、過電圧吸収回路を接続することにより電流
制御集子のサージ電圧を低減でき、また、効率の良いイ
ンバータ装置を提供することを目的としている。
めＶＣなされたもので、電流制御菓子ｔζリアクトル、
ダイオード、過電圧吸収回路を接続することにより電流
制御集子のサージ電圧を低減でき、また、効率の良いイ
ンバータ装置を提供することを目的としている。
かかる目的を達成すべく、本発明のインバータ装置は、
各電流制御紫子にそれぞれ直列に、リアクトルおよび直
列に接続された一対のダイオードとで成る並列体を接続
すると共に、その並列体を構成する一つのダイオードと
上記電流制（ｉ１１素子とで成る各直列体にそれぞれ並
列に過電圧吸収回路を接続したことを特徴とする。
各電流制御紫子にそれぞれ直列に、リアクトルおよび直
列に接続された一対のダイオードとで成る並列体を接続
すると共に、その並列体を構成する一つのダイオードと
上記電流制（ｉ１１素子とで成る各直列体にそれぞれ並
列に過電圧吸収回路を接続したことを特徴とする。
以下、本発明の一実施例を第３図〜第７１ｚ１について
説明する。
説明する。
第３図Ｋ 示を装置ＲＩｄ、ＭｏｓｙｇＴ（２＋、 ｔ
８Ｎ’（’ｃｉ１．’ｆれリアクトル（８）または（９
）、および、一対の直列に’１ｉ４ｔ’ｊｅ Ｌ、にり
（、ｔ−ドθｏ）、ｕｌｌま７１ｃ ｉｄ ｔ＋２１
、 （１Ｂ＋との並列体を接続し、一対のダイオード（
１０１、ｄｌｌの接ゎ６点、他の一対のダイオード（１
２１、（＋８）の接続点にぞれぞれ、抵抗（１４１−ｉ
たは（１５）およびコンデンｔ（川）ま７ζは（１７Ｂ
にょ多構成された過電圧吸収回路（削、（判を接続した
構成を有する。
８Ｎ’（’ｃｉ１．’ｆれリアクトル（８）または（９
）、および、一対の直列に’１ｉ４ｔ’ｊｅ Ｌ、にり
（、ｔ−ドθｏ）、ｕｌｌま７１ｃ ｉｄ ｔ＋２１
、 （１Ｂ＋との並列体を接続し、一対のダイオード（
１０１、ｄｌｌの接ゎ６点、他の一対のダイオード（１
２１、（＋８）の接続点にぞれぞれ、抵抗（１４１−ｉ
たは（１５）およびコンデンｔ（川）ま７ζは（１７Ｂ
にょ多構成された過電圧吸収回路（削、（判を接続した
構成を有する。
第４図（Ａ）〜（０）は、ｇ５図図示装置におけるＭＯ
ＳＦＥＴ （８１のドレイン（３ａ）、ソース（３ｂ
Ｍの電圧波形を示す第２図（Ａ）〜（０）の相当図でゎ
る。同図（Ｊ））お゛よび（Ｅ）はそれぞれ、ＭＯ８Ｆ
１ｉｉＴ（２）、（３）の動作状態を示すＯ Ｍ ＯＳ Ｆ Ｅ Ｔ（２）がＯＦ Ｆ 、 ＭＯＳＦ
ＥＴ（８１がＯＮしている期間（第４図における時刻ｔ
５以前）では出力端子（６）の電位は電源（］）の声端
子の電位（Ｖ−）であり、負荷（７）を接続すると、第
６図に示すように布加工。
ＳＦＥＴ （８１のドレイン（３ａ）、ソース（３ｂ
Ｍの電圧波形を示す第２図（Ａ）〜（０）の相当図でゎ
る。同図（Ｊ））お゛よび（Ｅ）はそれぞれ、ＭＯ８Ｆ
１ｉｉＴ（２）、（３）の動作状態を示すＯ Ｍ ＯＳ Ｆ Ｅ Ｔ（２）がＯＦ Ｆ 、 ＭＯＳＦ
ＥＴ（８１がＯＮしている期間（第４図における時刻ｔ
５以前）では出力端子（６）の電位は電源（］）の声端
子の電位（Ｖ−）であり、負荷（７）を接続すると、第
６図に示すように布加工。
が流れる。この点、従来装置と同様である。
第４図（Ａ）は負荷（ア）が誘導性の場合を示し、上記
状態からＭＯ８ＦＥＴＩ８）が時刻ｔ５でＯＦＦしたと
すると、負荷（７）の電流が同一方向に流れようとする
ため第６図に示すように布加工、が流れる。かかる′賀
流工４（は、第６図の主要部分を抜き出して示す第５図
のようにＭＯＳＦＥＴ（２）が持つ逆方向ダイオードと
ダイオード（１，ｏ＋ 、 （ｎｌを通る。そのため、
第４図（Ａ）における期間（１５−１６）では出力端子
（６）の′電位は正端子の電位（Ｖ＋）に上昇する。ま
た、布加工。
状態からＭＯ８ＦＥＴＩ８）が時刻ｔ５でＯＦＦしたと
すると、負荷（７）の電流が同一方向に流れようとする
ため第６図に示すように布加工、が流れる。かかる′賀
流工４（は、第６図の主要部分を抜き出して示す第５図
のようにＭＯＳＦＥＴ（２）が持つ逆方向ダイオードと
ダイオード（１，ｏ＋ 、 （ｎｌを通る。そのため、
第４図（Ａ）における期間（１５−１６）では出力端子
（６）の′電位は正端子の電位（Ｖ＋）に上昇する。ま
た、布加工。
が第５図に示すように出力端子（６）の電位上昇に伴な
って流れ、リアクトル（９）、ダイオード（１３）、過
電圧吸収回路（１（１１の抵抗（１５）およびコンデン
サ（１７）を通る０したがって、ＭＯＳＦＥＴ（８１の
ドレイン（６ａ）、ソース（６ｂ）間の電圧にはりアク
ドル（０）とダイオード（１９）、抵抗（１５ｊおよび
コンデンサ（１７）により分圧きれた山：圧が印加され
、第４図（Ａ）の期間（１５−１６）における電圧上昇
が制限される。そのため、サージ１１１１ｎ＝ＳＬ２は
従来に比べ低減される。
って流れ、リアクトル（９）、ダイオード（１３）、過
電圧吸収回路（１（１１の抵抗（１５）およびコンデン
サ（１７）を通る０したがって、ＭＯＳＦＥＴ（８１の
ドレイン（６ａ）、ソース（６ｂ）間の電圧にはりアク
ドル（０）とダイオード（１９）、抵抗（１５ｊおよび
コンデンサ（１７）により分圧きれた山：圧が印加され
、第４図（Ａ）の期間（１５−１６）における電圧上昇
が制限される。そのため、サージ１１１１ｎ＝ＳＬ２は
従来に比べ低減される。
第４図（Ｆり、（０）はそれぞれ、負荷（７）が抵抗性
、容量性の場合を示し、ＭＯＳＦＥＴ（８１が時刻ｔ５
でＯＦＦした後、時刻ｔ６でＭＯＳＦＥＴ（２）がＯＮ
すると、第６図の主要部分を抜き出して示す第６図のよ
うに、リアクトル（８）、ＭＯＳＦＥＴ（２１を通り電
流■６が（ｊｉ＋１Ｉ−１負荷（７）に電流を供給する
ため出力端子（６）のｌｆ、位ｄ電位（Ｖ＋）に上昇す
る。しかし、リアクトル（８）を１「銭るため電流の上
昇は制限され、出力端子（６）の′電位の上昇は遅くな
る。また、出力端子（６）の電位上昇に伴なって第６図
のように電流エヮが流れ、ＭＯＥＩＦＫＴ （８１のド
レイン（５ａ）、ソース（３ｂ）間には、リアクトル（
９）と、ダイオード（１３）、抵抗（１５）、コンデン
サａηにより分圧された電圧が印加され、第４１図（Ｂ
）。
、容量性の場合を示し、ＭＯＳＦＥＴ（８１が時刻ｔ５
でＯＦＦした後、時刻ｔ６でＭＯＳＦＥＴ（２）がＯＮ
すると、第６図の主要部分を抜き出して示す第６図のよ
うに、リアクトル（８）、ＭＯＳＦＥＴ（２１を通り電
流■６が（ｊｉ＋１Ｉ−１負荷（７）に電流を供給する
ため出力端子（６）のｌｆ、位ｄ電位（Ｖ＋）に上昇す
る。しかし、リアクトル（８）を１「銭るため電流の上
昇は制限され、出力端子（６）の′電位の上昇は遅くな
る。また、出力端子（６）の電位上昇に伴なって第６図
のように電流エヮが流れ、ＭＯＥＩＦＫＴ （８１のド
レイン（５ａ）、ソース（３ｂ）間には、リアクトル（
９）と、ダイオード（１３）、抵抗（１５）、コンデン
サａηにより分圧された電圧が印加され、第４１図（Ｂ
）。
（０）に示すようにサージ電圧”ＲＪ Ｉ ”０２は従
来装ｊｉｉに比べ低減される。また、ＭＯＳＦＥＴ（２
１が時刻上〇でｏＮしたとき、過電圧吸収回路（Ｈのコ
ンデンサ（１６）は、抵抗（＋４０−ダイオード（ＩＩ
Ｊｌ−リアクトル（８）−ＭｏｓＦｚＴ（２） −：Ｉ
７デンザ（１６）の閉ループを第７図に示すように布加
工。が流れて放電するため、ＭＯＳＦＥＴ （２１に過
大な′電流か流れることはない。
来装ｊｉｉに比べ低減される。また、ＭＯＳＦＥＴ（２
１が時刻上〇でｏＮしたとき、過電圧吸収回路（Ｈのコ
ンデンサ（１６）は、抵抗（＋４０−ダイオード（ＩＩ
Ｊｌ−リアクトル（８）−ＭｏｓＦｚＴ（２） −：Ｉ
７デンザ（１６）の閉ループを第７図に示すように布加
工。が流れて放電するため、ＭＯＳＦＥＴ （２１に過
大な′電流か流れることはない。
このように、負荷（７）が誘導性、抵抗性、ｕＪｋ性の
何れでしろうと、サージ電圧ＳＬ２１ ＳＲ２１Ｓｃａ
はＭＯＳＦＥＴのスイッチング速度が速くてもリアクト
ルと過電圧吸収回路により制限される値であるため高く
なることはない。また、ＭＯＳＦＥＴ（８１がＯＦＦす
る時、ＭｏＳｒ：ｃＨａｌのドレイン（３ａ）−ソース
（６ｂ）間の電圧上昇はりアクドル（９）と過電圧吸収
回路面により制限され、ＭＯ８Ｆ：［ＣＴ（２）がＯＮ
する時、ＭＯＳＦＥＴ （２１のドレイン電流の上昇は
りアクドル（８）によって制限されるため、ＭＯＳＦＥ
Ｔ（２７，（８１のスイッチング損失は非常に低くなり
、効率が良くなる。
何れでしろうと、サージ電圧ＳＬ２１ ＳＲ２１Ｓｃａ
はＭＯＳＦＥＴのスイッチング速度が速くてもリアクト
ルと過電圧吸収回路により制限される値であるため高く
なることはない。また、ＭＯＳＦＥＴ（８１がＯＦＦす
る時、ＭｏＳｒ：ｃＨａｌのドレイン（３ａ）−ソース
（６ｂ）間の電圧上昇はりアクドル（９）と過電圧吸収
回路面により制限され、ＭＯ８Ｆ：［ＣＴ（２）がＯＮ
する時、ＭＯＳＦＥＴ （２１のドレイン電流の上昇は
りアクドル（８）によって制限されるため、ＭＯＳＦＥ
Ｔ（２７，（８１のスイッチング損失は非常に低くなり
、効率が良くなる。
なお、上記では、ＭＯ８ＦＦｊＴ（３）のドレイン（５
ａ）、ソース（３ｂ）間の電圧波形図である第４図に基
づき説明したが、ＭＯＳＦＥＴ（２）について上述と同
様なことか程い得ることは勿論である。
ａ）、ソース（３ｂ）間の電圧波形図である第４図に基
づき説明したが、ＭＯＳＦＥＴ（２）について上述と同
様なことか程い得ることは勿論である。
第８図はりアクドル（８）と（９）を磁気的に結付した
本発明の他の実施例を示す図である。第４図に示すＪｉ
ＪＪ間（１６−１，）においてＭ ＯＳ Ｆ Ｅ Ｔ（
２）がＯＮすると、リアクトル（８）を通って電流が負
荷（７）に流れるが、電流功加時にはりアクドル（８）
に電圧（Ｖ□）が発生する。リアクトル（９）はりアク
ドル（８）と磁気的に結合されているので、リアクトル
（９）には＃１．４図ＣＦ）に示すｖ２０のように電圧
ｖ２が発生しく第８図鯵照）、ＭＯＳＦＥＴ（ｉｌｌの
ドレイｙ（３ａ）−ソース（３ｂ）間の電圧を下げる。
本発明の他の実施例を示す図である。第４図に示すＪｉ
ＪＪ間（１６−１，）においてＭ ＯＳ Ｆ Ｅ Ｔ（
２）がＯＮすると、リアクトル（８）を通って電流が負
荷（７）に流れるが、電流功加時にはりアクドル（８）
に電圧（Ｖ□）が発生する。リアクトル（９）はりアク
ドル（８）と磁気的に結合されているので、リアクトル
（９）には＃１．４図ＣＦ）に示すｖ２０のように電圧
ｖ２が発生しく第８図鯵照）、ＭＯＳＦＥＴ（ｉｌｌの
ドレイｙ（３ａ）−ソース（３ｂ）間の電圧を下げる。
このタイミングは、第４図（Ｅ）、（０）に示すサージ
電圧”Ｒ２１Ｓｃ２が発生するタイミングと同一であり
、ＭＯＳＦＥＴ（８１ノドレイｙ（５ａ）、ソース（３
０出ｊ′ａＬ圧がリアクトル（９）に発生する電圧（ｖ
２）により下けられている間にサージ電圧が発生するた
め、同図（Ｇ）に示すようにサージ電圧は非常に低くす
ることができる。
電圧”Ｒ２１Ｓｃ２が発生するタイミングと同一であり
、ＭＯＳＦＥＴ（８１ノドレイｙ（５ａ）、ソース（３
０出ｊ′ａＬ圧がリアクトル（９）に発生する電圧（ｖ
２）により下けられている間にサージ電圧が発生するた
め、同図（Ｇ）に示すようにサージ電圧は非常に低くす
ることができる。
゛また、時刻ｔ８以降の期間において、ＭＯ８ＦＩＤＴ
（３）がＯＮすると、ＭＯ８ＦＦｉＴ（２）がＯＮした
時と同様に、リアクトル（９）を通って負荷（７）の電
流が流れるため、第４図（Ｆ）に示すよりに電圧ｖ２□
が発生し、上述したＭＯＳＦＥＴ（２］が０ＮＬｋ時と
同様に、該期間においてもＭＯＳＦＥＴ（２１のサージ
電圧を下げる作用をする。
（３）がＯＮすると、ＭＯ８ＦＦｉＴ（２）がＯＮした
時と同様に、リアクトル（９）を通って負荷（７）の電
流が流れるため、第４図（Ｆ）に示すよりに電圧ｖ２□
が発生し、上述したＭＯＳＦＥＴ（２］が０ＮＬｋ時と
同様に、該期間においてもＭＯＳＦＥＴ（２１のサージ
電圧を下げる作用をする。
釘３９図は、′市δｆ ｆｕ制御素子としてトランジス
タ（２０＋および（２１）を使用した本＠明のさらに他
の実ｆ１例を示すものである。図に示すように、トラン
ジスタ（２０＋、’ （ｚｉ）のベースにはベースドラ
イブ回路−９岡が接続されている。ＭＯＳＦＥＴは、ソ
ースからドレイン方向に電流を流すことができるダイオ
ードを内部に持っているが、トランジスタにＬぞのよう
なダイオードがないため、同図に示すように、トランジ
スタを用いた場合には、ダイオードｇａ＋、１２３１を
トランジスタ（２１Ｊ） ｌ （ｚｌ＋のコレクターエ
ミッタＩｌｌに接続することを秩する０勿論、このよう
に構成したインバータ装置もＭＯＳＦＥＴを匣用したイ
ンバータ装置と同様の動作を行なう。
タ（２０＋および（２１）を使用した本＠明のさらに他
の実ｆ１例を示すものである。図に示すように、トラン
ジスタ（２０＋、’ （ｚｉ）のベースにはベースドラ
イブ回路−９岡が接続されている。ＭＯＳＦＥＴは、ソ
ースからドレイン方向に電流を流すことができるダイオ
ードを内部に持っているが、トランジスタにＬぞのよう
なダイオードがないため、同図に示すように、トランジ
スタを用いた場合には、ダイオードｇａ＋、１２３１を
トランジスタ（２１Ｊ） ｌ （ｚｌ＋のコレクターエ
ミッタＩｌｌに接続することを秩する０勿論、このよう
に構成したインバータ装置もＭＯＳＦＥＴを匣用したイ
ンバータ装置と同様の動作を行なう。
電流制御素子として、他に靜電訪尋トランジスタ（Ｓ工
Ｔ）、ゲルトターンオフサイリスタ（ＧＴＯ）などを使
用するものも堝えしれ、上記実施例と同様の効果が期待
できる。
Ｔ）、ゲルトターンオフサイリスタ（ＧＴＯ）などを使
用するものも堝えしれ、上記実施例と同様の効果が期待
できる。
第１０図は、第６図図示装置中のＮチャンネルＭＯＥｉ
ｌＦＦｉＴ（２）のかわりに、ＰチャンネルＭ ＯＳｌ
ｉ’ Ｋ Ｔ （どｄｌを使用した本発明の実施例を示
すものであり、上記実施例と同様の効果を奏する。
ｌＦＦｉＴ（２）のかわりに、ＰチャンネルＭ ＯＳｌ
ｉ’ Ｋ Ｔ （どｄｌを使用した本発明の実施例を示
すものであり、上記実施例と同様の効果を奏する。
第１１図は、本発明によるインバータ装置ｉ’、ｆ五・
２台使用して単相インバータを構成した例である。
２台使用して単相インバータを構成した例である。
々お、本発明によるインバータ装ｆ；ｆ：３台以」１使
用することによシ、５相インバータ、多相インバータ等
をも構成することができることに、勿論１゜ある。また
、上記説明におりる過′１乱Ｉト吸収回路は抵抗とコン
デンサの直列体で成るものであったが、他に、第１２図
（Ａ）〜（Ｄ）に示すように、バリスタｆＫ／１やツェ
ナーダイオードμｓ）、抵抗惧ｊ１ コンデンリーｔ’
！Ｉ１１等を適宜組み合わせて構成したものでおって良
く上記のものと同様の効果が１す１待される。
用することによシ、５相インバータ、多相インバータ等
をも構成することができることに、勿論１゜ある。また
、上記説明におりる過′１乱Ｉト吸収回路は抵抗とコン
デンサの直列体で成るものであったが、他に、第１２図
（Ａ）〜（Ｄ）に示すように、バリスタｆＫ／１やツェ
ナーダイオードμｓ）、抵抗惧ｊ１ コンデンリーｔ’
！Ｉ１１等を適宜組み合わせて構成したものでおって良
く上記のものと同様の効果が１す１待される。
以上のように、本発明によれば、電流制御素子にリアク
トル、ダイオード、過電圧吸収回路を１ｉｆｊ続するよ
うに構成したので、電流制御素子が晶速でスイッチング
する時のサージ電圧を低減することができ、信頼性が高
く、また効率の良い装置が得られるという効果を有する
。
トル、ダイオード、過電圧吸収回路を１ｉｆｊ続するよ
うに構成したので、電流制御素子が晶速でスイッチング
する時のサージ電圧を低減することができ、信頼性が高
く、また効率の良い装置が得られるという効果を有する
。
第１図は従来のインバータ装置の構成を示す回路図、第
２図は第１図の回路動作を説明するタイムチャート、第
６図は本発明の第１実施例の構成を示す回路図、第４図
は第６図の回路動作を説明するタイムチャート、第５．
６．７図はそれぞれ第６図の回路動作を説明するため主
要部を取り出して示す回路図、第８図は本発明の第２実
施例の構成を示す回路図、第９図は本発明の第５実施例
のイｌｌ１ｌ′成を示す回路図、第１０図は本発明の第
４実施例の構成を示す回路図、餓１１図は本発明の第５
実施例の構成を示す回路図、第１２図は過電圧吸収回路
の構成例を示す図である。 （１） −−’社諒 （２） 、 ＬＳＩ 、（財）＋ｌｚ＋＋・・電流制御
素子（４）１（５Ｌ啜１，１２５＋・・ゲートドライブ
回路（６）！・出力端子 （γ）・・負荷 （８１、（９）・・リアクトル α〔υ〜（］；（Ｌ（２１！＋、黙）・・ダイオード（
ｔ８）＋ｆ匍・・過電圧吸収回路 なお、図中同一符号は同一、又は相当５１１分にボす。 代理人 犬 岩 Ｊ’、”ｌ ）’ｉ＋ｊ第１図 υ＋ 第２図 第３図 υ＋ 第 ４ 図 第 ５ 図 第 ８ 図 Ｖ＋ 第 ９ 図 第 １０ １！１ ＊ ＠ ’４’ｆＪ ＩＥ ｔＦ５７＠ｉ）３□特許庁
長官殿 １、事件の表示 特願昭 ５８−１４０７９４号２、発
明の名称 インバータ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 ６、補正の内容 明細書第６頁第１６行の「過電圧吸収回路（２９） 。 （３０）Ｊ という記載を「過電圧吸収回路（１８）、
（＋９） Ｊと補正する。 以 １−
２図は第１図の回路動作を説明するタイムチャート、第
６図は本発明の第１実施例の構成を示す回路図、第４図
は第６図の回路動作を説明するタイムチャート、第５．
６．７図はそれぞれ第６図の回路動作を説明するため主
要部を取り出して示す回路図、第８図は本発明の第２実
施例の構成を示す回路図、第９図は本発明の第５実施例
のイｌｌ１ｌ′成を示す回路図、第１０図は本発明の第
４実施例の構成を示す回路図、餓１１図は本発明の第５
実施例の構成を示す回路図、第１２図は過電圧吸収回路
の構成例を示す図である。 （１） −−’社諒 （２） 、 ＬＳＩ 、（財）＋ｌｚ＋＋・・電流制御
素子（４）１（５Ｌ啜１，１２５＋・・ゲートドライブ
回路（６）！・出力端子 （γ）・・負荷 （８１、（９）・・リアクトル α〔υ〜（］；（Ｌ（２１！＋、黙）・・ダイオード（
ｔ８）＋ｆ匍・・過電圧吸収回路 なお、図中同一符号は同一、又は相当５１１分にボす。 代理人 犬 岩 Ｊ’、”ｌ ）’ｉ＋ｊ第１図 υ＋ 第２図 第３図 υ＋ 第 ４ 図 第 ５ 図 第 ８ 図 Ｖ＋ 第 ９ 図 第 １０ １！１ ＊ ＠ ’４’ｆＪ ＩＥ ｔＦ５７＠ｉ）３□特許庁
長官殿 １、事件の表示 特願昭 ５８−１４０７９４号２、発
明の名称 インバータ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 ６、補正の内容 明細書第６頁第１６行の「過電圧吸収回路（２９） 。 （３０）Ｊ という記載を「過電圧吸収回路（１８）、
（＋９） Ｊと補正する。 以 １−
Claims (1)
- 【特許請求の範囲】 （１）直流電源に直列に接続された一対の電流制御素子
を備え、各電流制御素子を開閉制御してそれら電流制御
素子の接続点より負荷に電圧を供給するインバータ装置
において、各電流制御素子にそれぞれ直列に、リアクト
ルおよび直列に接続された一対のダイオードとで成る並
列体を接続すると共に、その並列体を構成する一つのダ
イオードと上記電流制御素子とで成る各直列体にそれぞ
れ並列に過電圧吸収回路を接続したことを特徴とするイ
ンバータ裟は。 （２）前記過電圧吸収回路が、抵抗とコンデンサの直列
体で成ることを特徴とする特許請求の範囲第１項に記載
のインバータ装置。 （８）前記電流制御素子が電界効果トランジスタである
ことを特徴とする特許請求の範囲第１項または第２項に
記載のインバータ装置。 （４）前記リアクトルを磁気的に結合したことを特徴と
する特許請求の範囲第１項ないし第６更の何れかに記載
のインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140794A JPS6032572A (ja) | 1983-08-01 | 1983-08-01 | インバ−タ装置 |
| US06/598,779 US4594650A (en) | 1983-04-19 | 1984-04-11 | Inverter device |
| DE19843415011 DE3415011A1 (de) | 1983-04-19 | 1984-04-19 | Invertiereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140794A JPS6032572A (ja) | 1983-08-01 | 1983-08-01 | インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6032572A true JPS6032572A (ja) | 1985-02-19 |
| JPH0520992B2 JPH0520992B2 (ja) | 1993-03-23 |
Family
ID=15276890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140794A Granted JPS6032572A (ja) | 1983-04-19 | 1983-08-01 | インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032572A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63277425A (ja) * | 1987-05-07 | 1988-11-15 | Kosuke Harada | スイッチング電源装置 |
| JPH01148521A (ja) * | 1987-12-04 | 1989-06-09 | Shin Etsu Polymer Co Ltd | 樹脂シートの製造方法 |
| US5204037A (en) * | 1991-01-25 | 1993-04-20 | Idemitsu Petrochemical Co., Ltd. | Process for production of polypropylene sheets or films |
| JPH07148032A (ja) * | 1993-12-01 | 1995-06-13 | Oomu Denki:Kk | ラック |
-
1983
- 1983-08-01 JP JP58140794A patent/JPS6032572A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63277425A (ja) * | 1987-05-07 | 1988-11-15 | Kosuke Harada | スイッチング電源装置 |
| JPH01148521A (ja) * | 1987-12-04 | 1989-06-09 | Shin Etsu Polymer Co Ltd | 樹脂シートの製造方法 |
| JPH0620773B2 (ja) * | 1987-12-04 | 1994-03-23 | 信越ポリマー株式会社 | 樹脂シートの製造方法 |
| US5204037A (en) * | 1991-01-25 | 1993-04-20 | Idemitsu Petrochemical Co., Ltd. | Process for production of polypropylene sheets or films |
| JPH07148032A (ja) * | 1993-12-01 | 1995-06-13 | Oomu Denki:Kk | ラック |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520992B2 (ja) | 1993-03-23 |
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