JPS6032368B2 - 非同期分周器 - Google Patents

Description

【発明の詳細な説明】 本発明は、クランク軸の回転に同期する制御パルス列（
例えば点火パルス列）から、双安定マルチパイプレータ
を用いて、クランク軸の１回転毎の燃料噴射パルス数を
定める出力パルス列を形成する内燃機関の燃料噴射装置
に設けられた雑音余裕度の高い非同期分周器に関する。

奇数の分周比でパルス列を分周する場合に双安定マルチ
パイプレータを使用することは公知である。この場合双
安定マルチパイプレータは系全体に共通のクロックによ
り制御される。双安定マルチパイプレータの一方の入力
側には、必らずしもクロックパルスのパターンと合致し
ないパターンの入力パルス列が加わる。双安定マルチパ
イプレー夕をダイナミックに動作させて分周を行なうこ
ともできる。ダイナミック動作の場合には、分周段の入
力回路にコンデンサを設け、このコンデンサを介して双
安定マルチパイプレータを制御する。本発明の基本的課
題は、前記のようなコンデンサを使用する必要がなく、
ＩＣ回路として安価に製造することができ、外部接続端
子が少数であり、必要に応じて奇数の分周比で分周可能
であり、入力パルス列だけで動作し従って非同期式であ
り、できる限り構成が簡単でしかも雑音余裕度の高い分
間器を提供することである。

本発明によればこの議題は次のようにして解決される。

即ち駆動制御前層段を設け、駆動制御前層段を用いて、
制御パルス列から相補的関係にある（時間的に重ならな
いようにずれた）２つの駆動制御パルス列を形成し、分
周比１：２の個別分周ブロックを、それぞれ双安定マル
チ／ゞィブレ−夕を構成するそれぞれ２つのＮ虹ＮＤゲ
ートから構成し、該双安定マルチパイプレータを構成す
るそれぞれのＮＡＮＤゲートに個別に２入力オアゲート
回路を前層接続し、個々の双安定マルチバイブレ−夕を
礎成するＮＡＮＤゲートの出力側を他方のＮＡＮＤゲー
トの第１入力側に帰還し、ＮＡＮＤゲートの第２入力側
をそれぞれの２入力オアゲート回路の出力側に接続し、
前段の双安定マルチパイプレータを構成するそれぞれＮ
ＡＮＤゲートの出力側を、後段の双安定マルチパイプレ
ータに前直接線された２入力オアゲート回路の第２入力
側に接続し、２入力オアゲート回路の第１の反転入力側
に２つの駆動制御パルス列の一方を加え、後段の双安定
マルチパイプレータの出力を、前段の双安定マルチパイ
プレータに前畳接続された２入力オアゲート回路の第２
入力側にたすきがけに交差して加えたのである。以上の
ようにすれば、極めて雑音余裕度の高い分局器を礎成す
ることができる。

一方の制御入力が複数のパルスから成る場合でも、他方
の制御入力が論理値０の状態にある限り、分周器は切換
後の動作状態を維持する。１：２の分周比で動作する個
々の個別分周ブロックの２つの出力は相補的関係にある
。

即ち交互に論理値１の状態に切り換わる。従ってこれら
の２つの出力を後段の個別分周ブロックの励振に使用す
ることができる。個別分周ブロックを任意の数だけ縦続
接続できるように、個々の個別分周ブロックの入出力を
形成することができる。本発明の分周器では、２線制御
を行なうので、非同期式でありながら、高い雑音余裕度
を実現することができる。この雑音余裕度は同期式分周
器の雑音余裕度に匹敵する。しかも本発明では、比較的
コストのかかるブロックを用いる必要がなく、個々の個
別分周ブロックにクロツクを加えるための外部端子を節
約することができる。更に奇数分周比を分周を安価に実
現することができる。

偶数分周比の分周に比し若干のコストアップになるに過
ぎない。次に本発明を実施例につき図面により詳細に説
明する。

第１図は本発明の第１実施例を示す。第１図の実施例は
論理結合回路から成る。第１図は個別分周ブロックを示
す。個々の個別分周ブロックを用いれば、１：２の分周
比で分周を行なうことができる。第１図の個別分周ブロ
ックは双安定マルチパイプレータＫ１，Ｋ２から成る。
双安定マルチパイプレータＫ２はゲート回路を介して双
安定マルチノゞィブレータＫＩに縦縞接続される。双安
定マルチパイプレー夕ＫＩは帰還路の交差するＮＡＮＤ
ゲートＧＩ，Ｇ２から成る。他方双安定マルチパイプレ
ータＫ２は帰還路の交差するＮＡＮＤゲートＧ３，Ｇ４
から成る。交差する帰還略は次のようにして形成する；
即ちＡＮＤゲートＧＩの出力側ｑをＮＡＮＤゲートＧ２
の一方の入力側に接続し、ＡＮＤゲートＧ２の出力側ｑ
をＮＡＮＤゲートＧＩの一方の入力側に接続するのであ
る。第１双安定マルチパイプレータないしフリップフロ
ツプＫＩのＮＡＮＤゲートＧ１，Ｇ２の他方の入力側は
、それぞれ特殊な構成のＯＲゲートＧ５，Ｇ６の出力側
に接続される。ＯＲゲートＧ５，Ｇ６は双安定マルチパ
イプレータＫＩに前直接銃される。ＯＲゲートＧ５，Ｇ
６の点により略示した入力側では、入力信号が否定され
る。即ちＯＲゲートＧ５，Ｇ６は通常のＯＲゲートとは
異る特殊な構成を有する２入力オアゲートである。ＯＲ
ゲートＧ５，Ｇ６の論理関数は所謂含意である。ＯＲゲ
ートＧ５，Ｇ６の反転入力側には第１制御パルス列ＥＩ
が加わる。第２制御パルス列Ｅ２はＯＲゲートＧ７，Ｇ
８の反転入力側に加わる。ＯＲゲートＧ７，Ｇ８は、Ｏ
ＲゲートＧ５，Ｇ６の場合と同様、特殊な構成から成る
。ＯＲゲートＧ７，Ｇ８の他方の入力側はそれぞれＮＡ
ＮＤゲートＧ１，Ｇ２の出力側ｑ，ｑ貝０ち第１双安定
マルチパイプレータＫＩの出力側に接続される。ＯＲゲ
ートＧ７，Ｇ８の出力は第２双安定マルチパイプレータ
Ｋ２のＮＡＮＤゲートＧ３，Ｇ４を制御する。第２双安
定マルチパイプレータＫ２は第１双安定マルチパイプレ
ータＫＩと同様に構成される；即ちＮＡＮＤゲートＧ３
，Ｇ４の出力は互いに交差して帰還される。そしてこの
たすきがけの帰還路は次のようにして形成する；即ちＮ
ＡＮＤゲートＧ３，Ｇ４の出力側を、それぞれＯＲゲー
トＧ７，Ｇ８に接続されない側の入力側に接続するので
ある。ＯＲゲートＧ５，Ｇ６の第１制御パルス列６１の
加わる入力側とは異なる入力側は、それぞれ第２双安定
マルチパイプレータＫ２の出力側Ｑ，Ｑにたすきがけに
接続される。このようにした第２双安定マルチパイプレ
ータＫ２の出力側Ｑ，Ｑには、分周比１：２で分周され
互いに相補な出力パルス列が生ずる。以下では便宜上こ
れらの出力パルスをＱ，Ｑにより示す。次に第１図の個
別分周ブロックの動作を説明する。

そこで第１制御パルス列ＥＩと第２制御パルス列Ｅ２が
互いに相補的関係にあり従って１８００の位相差がある
と仮定する。更に第１制御パルス列ＥＩないし第２制御
パルス列Ｅ２の個々の正極性パルスのパルス幅は、他方
の制御パルス列即ち第２制御パルス列Ｅ２なし・し第１
制御パルス列ＥＩの負極性パルスのパルス幅より短い。
即ち他方の制御パルス列の論理値０の状態の持続時間よ
り短い。換言すれば、制御パルス列Ｅ１，Ｅ２の論理値
１の状態が、他方の制御パルス列Ｅ２，ＥＩの論理値０
の枕態より遅れて始まり、しかも他方の制御パルス列Ｅ
２，ＥＩの論理値０の状態より前に終る。それ故第１制
御パルスＥＩの論理値０の状態と、第２制御パルス列Ｅ
２の論理値０の状態とは、短時間の間重復する。この点
については第４図の駆動制御前暦段について説明する際
に詳説する。このようにすれば、第１制御パルス列ＥＩ
の論理値１の状態と第２制御パルス列Ｅ２の論理値１の
状態とが重なり合うことはない。それ故動作安定である
。第１図の個別分周ブロックの動作を説明するにあたり
、まずＮＡＮＤゲートＧ４の出力側Ｑが論理値１（第３
図ｇ）であり、従ってＮＡＮＤゲートＧ３の出力側Ｑが
論理値０（第３図ｆ）であると仮定する。

この場合第１双安定マルチパイプレータＫＩのＮＡＮＤ
ゲートＧＩの出力側ｑには論理値１の信号（第３図ｄ）
が生ずる。他ＮＡＮＯゲートＧ２の出力側ｑには論理値
０（第３図ｅ）の信号が生ずる。何故このようになるか
については後述する。更に以上の状態下で、第１制御パ
ルス列Ｅ１（第３図ｃ）の正極性パルス艮０ち論理値１
のパルスが加わると仮定する。

従って第２制御パルス列Ｅ２（第３図ｂ）のパルスは論
理値０のパルスである（第３図の時点の）。ＮＡＮＤゲ
ートＧ３の出力側Ｑには論理値０の信号が生ずるから、
ＮＡＮＤゲートＧ６の非反転入力側則ち図において下側
の入力側には論理値０の信号が加わる。

既述のように第１制御パルス列ＥＩのパルスは論理値１
のパルスである。それ故ＯＲゲートＧ６の反転入力側に
は論理値１のパルスが加わる。ＯＲゲートＧ６の反転入
力側においてこの論理値１のパルスは否定され、ＯＲゲ
ートＧ６の出力側には論理値０の信号が生ずる。従って
ＮＡＮＤゲートＧ２の出力側ｑの信号の論理値は、ＮＡ
ＮＤゲートＧ２の他方の入力側に加わる信号の論理値と
は無関係に、論理値１に切り換わる。（第３図ｅ）この
ようにしてＮＡＮＤゲートＧＩの双方の入力側に論理値
１の信号が加わり、ＮＡＮＤゲートＧＩの出力側ｑの信
号は論理値０に切り換わる。（第３図ｄ）これにより第
１双安定マルチパイプレータＫＩが切り換わる。ＮＡＮ
ＤゲートＧＩの出力側ｑの論理値０の信号はＮＡＮＤゲ
ートＧ２の他方の入力側（帰還入力側）に加わる。一般
にＮＡＮＤゲートの一方の入力側の論理値０の信号が加
われば、ＮＡＮＤゲートの出力の信号は論理値１である
。これは他方の入力側の信号の論理値の変動に左右され
ない。このようにしてＮＡＮＤゲートＧＩの出力側ｑの
論理値０の信号により、第１双安定マルチパイプレータ
ＫＩは切換後の状態に拘束される。即ち第１制御パルス
列ＥＩの論理値０に戻り（第３図のｔｌ）、あるいは論
理値０と論理値１との間で切り換わっても、第１双安定
マルチパイプレータＫＩは切換後の状態に拘束される。
第２制御パルス列Ｅ２の論理値が切り換わらない限り、
第２双安定マルチパイプレー夕Ｋ２は切襖後の状態に維
持される。第２制御パルス列Ｅ２の論理値が切り換わる
と、第１図の個別分周ブロックの後段部分（ＮＡＮＤゲ
ートＧ３，Ｇ４及びＯＲゲートＧ７，Ｇ８）が切り換わ
る（第３図のら）。ＮＡＮＤゲートＧ３，Ｇ４の出力側
Ｑ，ＱとＯＲゲートＧ６，Ｇ５の入力側との間には帰還
路が設けられる。第１図の個別分周ブロックの後段部分
が切り換わると、前記帰還路の働きにより、ＯＲゲート
Ｇ５はその反転入力側に加わる信号の論理値の切換に対
し準備される。即ちＯＲゲートＧ５の反転入力側に加わ
る信号の論理値が切り換わると、これに応じてＯＲゲー
トＧ５の出力の論理値が切り換わる状態に移行する。以
上のように第２制御パルス列Ｅの論理値が切り換わると
、ＯＲゲートＧ５の出力の論理値がその反転入力側の信
号の論理値に応じて切り換わる状態に移行し、第１双安
定マルチパイプレータＫＩの切換が可能となる。第１制
御パルス列ＥＩの論理値１のパルスは、ＯＲゲートＧ５
の反転入力側において論理値０の信号に反転される。Ｎ
ＡＮＤゲートＧ４の出力側Ｑの論理値１の信号は帰還さ
れ、ＮＡＮＤゲートＧ５の入力側に加わる。従って第１
制御パルス列ＥＩの論理値１のパルスがＯＲゲートＧ５
の反転入力側において論理値０の信号に反転されても、
ＯＲゲートＧ５の出力側に接続されたＮＡＮＤゲートＧ
Ｉの入力側には論理値１の入力が加わる。以上の第１図
の個別分周ブロックの動作の説明では、第３図の時間ｂ
の状態から考察を始めた。

即ち第１制御パルス列ＥＩのパルスが論理値１のパルス
で‐あり、従って第１双安定マルチパイプレータＫＩの
出力側ｑ，ｑの信号の論理値が切換可能な状態にある場
合から考察を始めた。第３図のパルスダイヤグラムにお
いて、ィンデクス１は第１の個別分周ブロックの出力パ
ルス列ｑ，ｑ，Ｑ，Ｑであることを示す。他方ィンデク
ス２は第２の個別分周ブロックの出力パルス列ｑ，ｑ，
Ｑ，Ｑであることを示す。第２の個別分周ブロックは第
１の個別分周ブロック（第１図）に後贋接続され、第１
の個別分周ブロックにより制御される。第２の個別分周
ブロックの出力パルス列ｑ，ｑを第３図ｈ，ｉに示し、
出力パルス列．Ｑ２，Ｑ２は第３図のｋ，１に示す。第
１図の個別分周ブロックの前段部分を構成する第１双安
定マルチパイプレータＫＩの切換は、後段部分を構成す
る第２双安定マルチパイプレータＫ２の切換に影響しな
い。

第１制御パルス列ＥＩの論理値１のパルスが生ずる際、
第２制御パルス列Ｅ２の論理値０のパルスが生ずる。従
ってＯＲゲートＧ７，Ｇ８の反転入力側には論理値１の
信号が加わり、ＯＲゲートＧ７，Ｇ８の出力側には論理
値１の信号が生ずる。それ故第１双安定マルチパイプレ
ータＫＩが切り換わりＯＲゲートＧ７，Ｇ８の非反転入
力側の信号の論理値が切り換わっても、ＯＲゲートＧ７
，Ｇ８の出力の論理値は切り換わらない。このように第
１双安定マルチパイプレータＫＩが切り換わっても、第
２双安定マルチパイプレータｋ２は影響を受けない。第
３図の時聞けこおいて、第１制御パルス列ＥＩは論理値
０の状態に戻る。第１制御パルス列ＢＩが論理値０の状
態に戻っても、個別分周ブロックの出力状態には影響が
ない。時間ｔ２＝ｔ，十△ｔには、第２制御パルス列Ｅ
２の論理値は１になる。第２制御パルス列Ｅ２の論理値
１のパルスはＯＲゲートＧ７の反転入力側において反転
される。他方ＮＡＮＤゲートＧＩの出力側ｑには論理値
０の信号が生ずる（第３図ｄを参照）。それ故ＯＲゲー
トＧ７の出力側の信号は論理値０に切り換わる。これに
よりＮＡＮＤゲートＧ３が制御され、ＮＡＮＤゲートＧ
の出力側Ｑの信号は論理値１に切り換わる。出力側Ｑの
信号の以前の論理値は０である。ＮＡＮＤゲートＧ３，
Ｇ４の出力側Ｑ，ＱはＮＡＮＤゲートＧ４，Ｇ３の入力
側にたすきがけに帰還されているので、第２双安定マル
チパイプレータＫ２は切換後の状態に拘束される。この
ようにして出力パルス列Ｑ，Ｑの論理値がそれぞれ反転
する。出力パルス勿股，，Ｑ，を第３図ｆ，ｇに示す。
第３図ｆ，ｇの出力パルス列Ｑ，，Ｑ，は、第２の個別
分周ブロックの制御パルス列Ｅ１２、Ｅ２２として送出
される。出力パルス列Ｑ，Ｑは帰還され、２入力ＰＲゲ
ートＧ６，Ｇ５の非反転入力側に加わる。

従ってＯＲゲートＧ５，Ｇ６は、第１制御パルス列ＥＩ
の論理値の功換により双安定マルチパイプレータＫＩが
切り換わる状態になる。それ以後の動作は第３図にパル
スダイヤグラムから明らかである。第１図の個別分筒ブ
ロックをディスクＩＪート素子を用いて構成した実施例
を第２図に示す。第２図の実施例はＩＣ化に適当である
。第２図はおいて、双安定マルチパイプレータＫ１，Ｋ
２はそれぞれトランジスタＴ１，Ｔ２及びトランジスタ
Ｔ３，Ｔ４から成る。

個々のトランジスタＴＩ〜Ｔ４のコレクタを、それぞれ
抵孔ＲＩＩ〜Ｒ１４を介して、対を成す他方のトランジ
スタのべ−スに接続し、既述のたすきがけの帰還路を形
成する。トランジスタＴＩ〜Ｔ４のェミツタは直接にア
ース又は負電位線に鞍綾される。トランジスタＴＩのコ
レクタは、抵抗ＲＩと抵抗Ｒ５の直列接続を介して正電
位線ＬＩに接続される。トランジスタＴ２のコレクタは
、抵抗Ｒ２と抵抗Ｒ６の直列接続を介して正電位線ＬＩ
に接続される。トランジスタＴＩのコレクタは出力側ｑ
である。他方トランジスタＴ２のコレクタは出力側ｑで
ある。トランジスタＴ３のコレクタは出力側Ｑであり、
トランジスタＴ４のコレクタは出力側Ｑである。双安定
マルチパイプレータＫ１，Ｋ２はトランジスタＴ５〜Ｔ
８を介して制御される。

トランジスタＴ５〜Ｔ８は、ＯＲゲートＧ５〜Ｇ８なし
、し含意論理素子が形成されるように接続される。例え
ばＯＲゲートＧ５はトランジスタＴ５から成る。ＯＲゲ
ートＧ５の反転入力側はトランジスタＴ５のベースから
成る。第１制御パルス列ＥＩは抵抗Ｒ９を介してトラン
ジスタＴ５のベースに加わる。ＯＲゲートＧ５の非反転
転入力側はトランジスタＴ５のェミツタから成る。以下
では次のように仮定して説明をすすめる。

即ち双安定マルチパイプレータＫＩのトランジスタＴ２
のベースに、抵抗Ｒ５と抵抗ＲＩと抵抗ＲＩ Ｉの直列
接続を介して正電位線ＬＩからベース電流が流れ、従っ
てトランジスタＴ２が導通し、出力側ｑの信号が論理値
０であり、他方トランジスタＴＩが抵抗Ｒ１２を介して
不導通であって出力側ｑの信号が論理値１であると仮定
する。そこで第１制御パルス列ＥＩの論理値１のパルス
がトランジスタＴ５に加わると、トランジスタＴ５は導
適する。他方トランジスタＴ２は抵抗Ｒ１、ＲＩＩを介
して不導通になる。このようにして双安定マルチパイプ
レータＫＩが切り換わる。トランジスタＴ５のエミツタ
はトランジスタＴ３のコレクタに接続される。即ち第２
図に明らかなように、トランジスタＴ５のェミツタには
第２双安定マルチパイプレータＫ２の出力側Ｑの信号が
加わる。第１図において既に説明したように、第２双安
定マルチパイプレータＫ２の出力側Ｑの信号ははじめ論
理値０である。それ故第１制御パルス列ＥＩの論理値１
のパルスがトランジスタＴ５に加わると、トランジスタ
Ｔ５が導適する。第２双安定マルチパイプレータＫ２の
出力側Ｑの信号の論理値が０である際、トランジスタＴ
３は導適する。トランジスタＴ３が導適する間、抵抗Ｒ
５と抵抗ＲＩの接続点には、２つのトランジスタＴ５，
Ｔ３の飽和電圧の和だけアース電位又は負電位より大き
い電位が生ずる。トランジスタＴ３が導適するのは、第
１図の個別分周ブロックの動作の考察を始めた時間にお
いて仮定した動作状態から明らかである。トランジスタ
Ｔ３のベース電流は抵抗Ｒ１４，Ｒ４，Ｒ８を介して流
れる。トランジスタＴ８のェミッタは第１双安定マルチ
パイプレータＫＩの出力側ｑに接続される。第１双安定
マルチパイプレータＫＩの出力側ｑはトランジスタＴＩ
のコレクタである。トランジスタＴ８は第１図のＯＲゲ
ートＧ７に相当する。第２制御パルス列Ｅ２が論理値０
なので、トランジスタＴ８は不導通である。第１制御パ
ルス列ＥＩが論理値１又は正極性であれば、既述のよう
にトランジスタＴ２は不導通である。

従って出力側ｑには論理値１の信号が生ずる。それ故ト
ランジスタＴＩは導適する。抵抗Ｒ６，Ｒ２，Ｒ１２を
介してベース電流がトランジスタＴＩに流れるからであ
る。トランジスタＴ５がその後不導通になっても、抵抗
Ｒ５，ＲＩを介して流れる電流は、トランジスタＴＩを
介してアース又は負電位線に流れる。従って第１制御パ
ルス列ＥＩの論理値が変わって（例えば障害又はこれに
類する原因のために）、トランジスタＴ５の動作状態が
切り換わっても、抵抗Ｒ５，ＲＩを介して流れる電流は
トランジスタＴＩを介してアース又は負電位線に流れる
。このようにしてトランジスタＴ１，Ｔ２から成る第１
双安定マルチパイプレータＫＩは確実に功換後の状態に
保持される。この点については既に第１図について説明
した。以下では簡単にするために、後続の切換動作既ち
第１制御パルス列ＥＩ及び第２制御パルス列Ｅ２の論理
値の功襖により生ずる切襖動作の詳細な説明を省略する
。第２図に図示した回路構成及び第３図のパルスダィャ
グラムから後続の切換動作を容易に理解することができ
るからである。次に本発明の実施例に共通な構成・属性
について簡単に説明する。本発明の実施例ではいずれも
２つの入力側又は２つの入力端子を介して分周器の励振
が行なわれる。これらの２つの入力側又は入力端子は対
等であり、これらの入力側を介して加わる第１制御パル
ス列ＥＩ及び第２制御パルス列Ｅ２により分周器の切換
動作が生ずる。即ち所謂クロックパルス又は同期パルス
を用いるのではない。このようにすれば雑音余裕度を向
上することができる。既述のように第１制御パルス列Ｅ
Ｉ又は第２制御パルス列Ｅ２の論理値１の状態が複数の
パルスから成りあるいは論理値１の状態下で信号電圧が
変動することがある。しかし前述のようにすれば、この
ようなことが起っても、切襖動作に異常が生ずることは
ない。他方第１制御パルス列ＥＩ又は第２制御パルス列
Ｅ２が論理値０である際は、論理値１である場合ほど頻
繁に電圧変動や障害の生ずることはない。第１制御パル
ス列ＥＩ又は第２制御パルス列Ｅ２の加わる入力側が極
めて低抵抗であり、従って障害に対してそれ程敏感でな
いからである。更に本発明の実施例ではいずれも、２つ
の信号対ｑ：ｑ，Ｑ：Ｑが出力として得られ、しかも信
号対ｑ；ｑと信号対Ｑ；Ｑは９００の位相差を有する。
これは第３図ｄと第３図ｆ及び第３図ｅと第３図ｇをそ
れぞれ比較すれば明らかである。第１制御パルス列ＥＩ
の上昇縁と第２制御パルス列Ｅ２の上昇緑の間の間隔が
一定であれば、信号対ｑ；ｑと信号対Ｑ：Ｑは９びの位
相差を有する。第２図の実施例はＩＣ化が容易である。

第２図の実施例をＩＣ化する場合、抵抗ＲＩ〜Ｒ４を所
謂ェピタキシヤル抵抗として形成することができる。抵
抗ＲＩ〜Ｒ４を所謂ェピタキシャル抵抗として形成すれ
ば、トランジスタＴ１，Ｔ５の対及びトランジスタＴ２
，Ｔ６の対等を共通の島に構成することができる。即ち
双安定マルチパイプレータの一部と相応の入力ゲートを
共通の島に構成することができる。このようにすれば、
例えばトランジスタＴ２のベース電流はトランジスタＴ
５のコレク夕とェピタキシャル抵抗を介して流れる。そ
れ故トランジスタＴ２又は双安定マルチパイプレータの
他のトランジスタのベース電圧を極めて小さくすること
ができる。従って双安定マルチパイプレータを確実にト
リガ・切換することができ、しかも切換後の状態を安定
に維持することができる。他方例えば抵抗を介して電源
電圧ＵをトランジスタＴＩのコレクタに印加する場合、
分圧が必要なので、双安定マルチパイプレータを構成す
るトランジスタのベース電圧をそれ程正確に制御するこ
とはできない。従って第２図の実施例を前記のようにＩ
Ｃ化すれば、チップの構成（レイアウト）によってもト
ランジスタの内部抵抗を小さくすることができる。既述
のように本発明の実施例では、第１制御パルス列の論理
値１の状態と第２制御パルス列の論理値１の状態とが重
なり合うことはない。

そこでこのような論理値１の状態の重なり合いが生じな
いように、駆動制御段を設ける。次に第４図を用いてこ
の駆動制御段について説明する。第４図は駆動制御段の
実施例を示す。

第４図の駆動制御段は駆動制御トランジスタＴＩＯを有
する。駆動制御トランジスタＴＩＯには、例えばクラン
ク軸の回転に同期する制御パルス列Ｅｏが加わる。第３
図ａで示すようにな制御パルス列Ｅｏは、点火パルス列
から導出することにより形成されるか又は点火パルス列
から成る。但し点火パルス列を矩形パルス列として形成
しなければならないので、切換段（例えば適当な構成の
マルチパイプレータ）を付加的に設ける必要がある。こ
の種の切換段については説明を省略する。駆動制御トラ
ンジスタＴＩＯのコレクタを、第１制御パルス列ＥＩ及
び第２制御パルス列Ｅ２を生ずる一種の回路素子と看倣
せば、第１制御パルス列ＥＩは抵抗Ｒ２０を介して該回
路素子より直綾送出される。

第２制御パルス列Ｅ２は、駆動制御トランジスタＴＩ川
こ後層援続されたトランジスタＴＩＩのコレクタから生
ずる。従ってトランジスタＴＩＩのコレクタから生ずる
第２制御パルス列Ｅ２は、第１制御パルス列を反転した
パターンから成る。トランジスタＴＩＯが制御パルス列
Ｅｏにより不導通であると仮定すれば、トランジスタＴ
ＩＯのコレク夕霞圧は高い。それ故第１制御パルス列Ｅ
Ｉは論理値１の状態にある。第２制御パルス列Ｅ２はト
ランジスタＴＩＩのコレクタ電位であり、抵抗Ｒ２１の
電圧降下に相応するから、論理値０である。次にトラン
ジスタＴＩＯが導適すると、トランジスタＴＩＯのコレ
クタ電位は零に低下し、第１制御パルス列ＥＩは論理値
０の状態に切り換わる。他方トランジスタＴＩＯに後直
接競されたトランジスタＴＩＩは、完全にスイッチング
するまでに若干の時間を必要とする。それ故第２制御パ
ルス列Ｅ２は若干遅れて論理値１になる。このようにす
れば、制御パルス列Ｅｏが論理値０から論理値１に切り
換わる際、第１制御パルス列ＥＩの論理値１の状態と第
２制御パルス列の論理値１の状態が重なり合うことはな
い。次に制御パルスＥｏが論理値１から論理値０に戻る
際、駆動制御トランジスタＴＩＯは不導通になる。駆動
制御トランジスタＴＩＯが不導通になれば、第１制御パ
ルス列Ｅ１は抵抗Ｒ２０を介して論理値１の状態に切り
換わるはずである。しかし第４図の回路では、制御トラ
ンジスタＴＩＯが不導通になっても第１制御パルス列Ｅ
Ｉは論理値１の状態に切り換わらない。トランジスタＴ
ＩＩにより制御されるトランジスタＴ１２が導通してお
り、従って第１制御パルス列ＥＩの論理値は依然として
０だからである。即ちトランジスタＴＩＩが確実に導通
し、第２制御パルス列Ｅ２が論理値０に切り換わるまで
は、第１制御パルス列ＥＩの論理値は０にとどまる。第
２制御パルス列Ｅ２が論理値０に切り換わり、トランジ
スタＴＩＩのコレクタ電位が充分低くなってから、トラ
ンジスタＴ１２が不導通になる。トランジスタＴ１２が
不導通にならない限り、第１制御パルス列ＥＩは論理値
１に戻らない。このようにして第３図ｂ，ｃに図示した
位相関係にある第１制御パルスＥＩ及び第２制御パルス
列Ｅ２を得ることができる。次に第５図を用いて、入力
パルス電圧を奇数の分周比で分局する実施例の具体的回
路構成を説明する。第５図は、第１の個別分周ブロック
から第２の個別分周ブロックへの移行回路部分を示す。
第１の個別分周ブロックは第２図の回路の右側の部分に
相当する。第２図の右側の回路部分との対応を明瞭にす
るため、第２図と同じ番号を用いて示す。例えばトラン
ジスタＴ６，Ｔ４，Ｔ８は第２図のトランジスタＴ６，
Ｔ４，Ｔ８に対応する。第１の個別分周ブロック及び第
２の個別分周フロックをそれぞれＢ１，Ｂ２により示す
。第２の個別分周ブロックＢ２は第１の個別分周ブロッ
クＢＩにより制御される。第２の個別分周ブロックＢ２
は第２図の回路の入力側の部分に相当する。そこで第２
図の回路の入力側部分との対応を明確にするために、第
２図と同じ番号にダツシを付して対応する回路素子を示
す。以下に説明する付加回路を使用しない場合には、第
１の個別分周フロックＢＩに第２の個別分周ブロックＢ
２を縦続接続しても、１：４の分周比で分周できるに過
ぎない。従ってこの場合には、第２の個別分周ブロック
Ｂ２の出力側には、第３図ｈ，ｉ，ｋ，】のパルスダイ
ヤフラムに図示したパルス列が生ずるに過ぎない。そこ
で第５図では、１：３の分周比を実現する目的で、第１
の個別分周ブロックＢＩと第２の個別分周ブロックＢ２
とから生ずる４つの相異なる状態から１つの状態を抑圧
する。

それ故１：３の分筒比を実現するには、全体で１：４の
分周を行なうデバイスが少なくとも２つ必要である。１
：３の分周比を実現する付加回路はトランジスタＴ４０
を有する。

トランジスタＴ４０のコレクタ・ェミッタ間は、第１の
個別分周ブロックＢ１の第２双安定マルチパイプレータ
Ｋ２のトランジスタＴ４のコレクタ・ェミッタ間に並列
に接続される。トランジスタＴ４０を適宜制御すれば、
トランジスタＴ４０を導通制御して、トランジスタＴ４
が第１図〜第４図で説明した条件下では不導通であって
もトランジスタＴ４０のェミッタ・コレクタ間を電流路
として用いることにより、トランジスタＴ４の導適状態
をシミュレートすることができる。このようにすれば、
適当な条件下で回路は双安定状態のうちの１つの安定状
態を飛び越える。回路が双安定状態のうちの１つの安定
状態を飛び越えるべき条件を与える目的で、付加回路に
おいて、第１の個別分周ブロックＢＩの第２制御パルス
列Ｅ２と第２の個別分周ブロックＢ２の出力信号Ｑ′と
をＮＯＲ結合する。

このＮＯＲゲートをトランジスタＴ４１とトランジスタ
Ｔ４２から構成する。従って第２制御パルス列Ｅ２及び
第２の個別分周ブロックＢ２の出力パルス列Ｑ′の双方
が論理値０であれば、トランジスタＴ４１，Ｔ４２は不
導通である。それ故トランジスタＴ４１，Ｔ４２の出力
端子、即ち互いに接続され更に抵抗Ｒ４０を介して正電
位線に接続されたトランジスタＴ４１，Ｔ４２のコレク
タには高電位の信号が生ずる。従って論理値１である。
この場合トランジスタＴ４川ま導適する。抵抗Ｒ４０を
介してトランジスタＴ４０‘こベース電流が流れるから
である。このようにして、本来トランジスタＴ４が不導
通であることを前提として生ずる動作状態が抑圧される
。第５図の表は、縦続接続された個別分周ブロックＢ１
，Ｂ２及び個別分周ブロックＢ１，Ｂ２の双安定マルチ
パイプレータＫＩ；Ｋ２，ＫＩ′；Ｋ２′の動作状態を
示す。

双安定マルチパイプレータＫＩ：Ｋ２，ＫＩ′；Ｋ２′
のセット状態を黒点により示し、リセット状態を白点に
より示す、第５図の表において、上側から下側にそれぞ
れ動作状態１〜ｍを示す。第１の個別分周ブロックＢＩ
に後暦接続された第２の個別分周ブロックＢ２の動作状
態そのものはやはり１：２の分周比で切り換わる。抑圧
すべき動作状態は（Ｎ）である。トランジスタＴ４のシ
ュミレーションにより双安定マルチパイプレータＫ２の
セット状態（黒Ｖ点）をシュミレートするので、動作状
態（Ｗ）における双安定マルチパイプレータＫ２の白点
を抑圧することができる。これにより動作状態（Ｗ）の
代わりに動作、状態１′が生ずる。動作状態１′は動作
状態１と同じである。従って第５図の回路は、３つの相
異なる動作状態の後に初期動作状態、に戻ることが判る
。それ故１：３の分周が実現される。トランジスタＴ４
３はトランジスタＴ４１，Ｔ４２に並列に薮競される。

必要に応じて入力端子に外部から制御信号を加え、トラ
ンジスタＴ４３を導通制御し、１：３の分周を停止する
ことができる。このようにトランジスタＴ４１〜Ｔ４３
から成る論理結合回路は３入力ＮＯＲゲートとして働く
。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック回路図、第２図
は第１図の実施例の具体的な回路構成例の回路図、第３
図は本発明の分筒器の動作の説明に供するパルスダイヤ
グラム、第４図は本発明の分周器に使用する駆動制御段
の実施例の回路図、第５図は奇数分周比を実現する本発
明の実施例の部分回路図及び動作の説明に供する表であ
る。 ＥＩ…・・・第１制御パルス列（駆動制御パルス列）、
Ｅ２・・・・・・第２制御パルス列（駆動制御パルス列
）、Ｅｏ……制御パルス列、Ｂ１，Ｂ２・・・・・・個
別分周ブロック、Ｋ１，Ｋ２・・・・・・双安定マルチ
パイプレータ、Ｔ４０……付加トランジスタ。 Ｆｉｇ．ＩＦｉ９．２ Ｆｉ９，３ Ｆｉｇ．４ Ｆｉｇ，Ｓ

Claims (1)

【特許請求の範囲】
1. １ クランク軸の回転に同期する制御パルス列から、双
   安定マルチバイブレータを用いて、クランク軸の１回転
   毎の燃料噴射パルス数を定める出力パルス列を形成する
   内燃機関の燃料噴射装置に設けられた雑音余裕度の高い
   非同期分周器において、 駆動制御前置段Ｔ１０〜Ｔ１
   ２を設け、駆動制御前置段Ｔ１０〜Ｔ１２を用いて、制
   御パルス列Ｅ＿０から相補的関係にある２つの駆動制御
   パルス列Ｅ１，Ｅ２を形成し、分周比１：２の個別分周
   ブロツクＢ１，Ｂ２を、それぞれ双安定マルチバイブレ
   ータＫ１，Ｋ２を構成するそれぞれ２つのＮＡＮＤゲー
   トＧ１；Ｇ２，Ｇ３；Ｇ４から構成し、該双安定マルチ
   バイブレータＫ１，Ｋ２を構成するそれぞれのＮＡＮＤ
   ゲートに個別に２入力オアゲート回路Ｇ５；Ｇ６，Ｇ７
   ；Ｇ８を前置接続し、個々の双安定マルチバイブレータ
   Ｋ１，Ｋ２を構整するＮＡＮＤゲートＧ１；Ｇ２，Ｇ３
   ；Ｇ４の出力側を他方のＮＡＮＤゲートの第１入力側に
   帰還し、ＮＡＮＤゲートの第２入力側をそれぞれの２入
   力オアゲート回路Ｇ５；Ｇ６，Ｇ７；Ｇ８の出力側に接
   続し、前段の双安定マルチバイブレータＫ１を構成する
   それぞれのＮＡＮＤゲートＧ１；Ｇ２の出力側を、後段
   の双安定マルチバイブレータＫ２に前置接続された２入
   力オアゲート回路Ｇ７；Ｇ８の第２入力側に接続し、か
   つ２入力オアゲート回路Ｇ５；Ｇ６，Ｇ７；Ｇ８の第１
   の反転入力側に２つの駆動制御パルス列Ｅ１，Ｅ２の一
   方を加え、後段の双安定マルチバイブレータＫ２の出力
   を、前段の双安定マルチバイブレータＫ１に前置接続さ
   れた２入力オアゲート回路Ｇ５；Ｇ６の第２入力側にた
   すきがけに交差して加えたことを特徴とする非同期分周
   器。