JPS603233B2 - 擬以メルセンヌ変換の発生器 - Google Patents
擬以メルセンヌ変換の発生器Info
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- JPS603233B2 JPS603233B2 JP53023693A JP2369378A JPS603233B2 JP S603233 B2 JPS603233 B2 JP S603233B2 JP 53023693 A JP53023693 A JP 53023693A JP 2369378 A JP2369378 A JP 2369378A JP S603233 B2 JPS603233 B2 JP S603233B2
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Description
本発明は、擬似メルセンヌ変換に関するものである。
最近まで、信号の処理に対するディジタル技術の適用の
開発は技術的及び経済的問題により妨げられてきた。 具体的に云えば、リアルタイム適用の開発は必要とされ
る計算能力の理由及び、従って関与する処理装置の規模
及びコストの理由で相対的に遅れていた。信号のディジ
タル処理は変調、検出、炉波、相関などの多数の基本的
な処理に分割されうる。これらの中で、相関及び炉波或
いは合成（たたみ込み、ｃｏｎｖｏｌｕｔｉｏｎ）演算
はそれらに関連する計算が一般的に他の動作に関与する
計算よりも可成り大規模である点で異なった部類のもの
である。ディジタル信号を処理する問題に関連した計算
の８０％以上が合成或いは相関であることは決して稀で
はない。合成及び相関の特別な重要性は、他の信号処理
動作と対比して各出力サンプルが多数の入力信号に依存
すると云う事実に起因する。 入力信号ｘ（ｔ）のサンプルの離散的な （ｄｉｓｃｒｅに）列｛ｘｎ｝に関連した炉波処理（離
散的な列｛ａ，｝によってィンパルス応答が限定される
炉波器を用いて行う）は下記の合成演算によって表わさ
れる。 ｍＺｍ＝台≦；ａｎ‐Ｘ…ｎ 同様に列｛ｘｎ｝と｛ａ，｝との間の相関は下式で与え
られる。 ■Ｚｍ＝；≧；ａｎ‐Ｘ肘ｎ かくて、出力信号の唯１つのサンプルｚｍを得るために
、Ｎ回の乗算とＮ−１回の加算を要することがわかる。 従って、ディジタル信号処理技術の範囲を拡大するため
には合成器及び相関器として知られた装置の効率を出来
る限り増大する手段を講じることが取りわけ重要である
。合成器はディジタル炉波器に直接使用できると云う理
由で、一般に相関器に対するよりも合成器に対して一層
関０が持たれているが、合成器に関連して開発された技
術は相関器及び長い単項式の乗算器にも適用可能である
ことに注意されたい。 現存する一層効果的な合成器の或るものは所謂「合成特
性」を持った離散的数学的変換を用いる。Ｚｍのような
Ｎサンプルを作るために必要とされるＮ２回の乗算はＮ
回の乗算に減少されるので、そのような変換は、合成器
を具備した乗算器によって行なわれる演算の回数を可成
り減少することを可能にする。若しも列｛ａ，｝及び｛
ｘｎ｝が上述のような形式の離散的な変換発生器へ供給
されるなら、列｛Ａｋ｝及び｛Ｘｋ｝（但しｋ＝０、１
、・・・・・・Ｎ−１）を得る。そして項毎の積｛Ａｋ
・Ｘｋ｝からもたらされる｛Ｃｋ｝の列の逆変換は原列
｛ａ，｝及び｛ｘｎ｝の合成を供与する。これらの原理
に依存する合成の効率は直接変換及び逆変換の発生器の
効率によって決る。従って、Ａｋの限定の所与の精度に
対して最少限の手段しか必要としない変換発生器を設け
ることが望ましい。 最近まで、実際に合成器に用いられてきた唯一の離散的
な変換は下式で定義される離散的フーリエ変換であった
。Ａｋ：憲ａｎＷｋ 但しｋ＝０、１、……、Ｎ−１ ．２汀 Ｗ＝ｅｌ玉「 この変換は、２進符号化されたサンプルを処理する装置
で使用するには特に具合が悪いので、２進講を取扱うと
き明らかに好都合である所のＷが２のべきであるメルセ
ンヌ変換或いはフェルマ変換を用いるのが一般的に云っ
て望ましい。 しかし、後者の変換はそれが関与する数学的処理がモジ
ュｏＮ（但しＮは所定の数）を実行しなければならない
ので、特別な回路の使用を要請する。 上述につき一層容易に理解するにはＭｃ−Ｇｒａｗ−Ｈ
ｉｌｌ社１９６９年刊行、仇ｌｄ及びＲａｄｅｒ共著Ｄ
ｉｇｉはＩＰｒ比ｅｓｓｍｇｏｆＳｉｇ岬ｌｓ（信号の
ディジタル処理）の特に第７章、及びｌＥＥＥＴｒａｍ
ａｃｔｉｏｎｓｏｎＣｏｍｐｕにｒｓ、Ｃ−２１巻、１
２号（１９７２年１２月）第１２６９頁乃至１２７３頁
のＲａｄｅｒの論文ＤｉｓｃｒｅにＣｏｎｖｏＩＭｏｎ
ｓｖｉａ Ｍｅ岱ｅｎ肥 Ｔｒａｎｓｂｒｍｓ（メルセ
ンヌ変換による離散的な合成）を参照されたい。 メルセンヌ変換は下記の関係に従う。 ‘３’Ａｋ＝《沫ａｎ・２《ｎｋ》》 上記の式に於て記号《》及びに汎ま囲まれた量が夫々モ
ジュロｑ，及びモジユｏｐ＝２ｑｌ−１を取ることを意
味する。 但しｑ，は素数、ｐ＝２ｑｌ−１は整数である。しかし
、この変換の実際的使用は変換が適用される項ａｎの数
即ちｐと語Ａｋの精度或いは長さとの間に密接な関係が
存在する事実によって制限される。ｑ，項の変換のため
に、語Ａｋはｑ，ビットで構成される。これは入力藷ａ
ｎが（ｑ；）ビットよりも少なＬ・ビット数で構成され
、しかも変換発生器の回路の各々がｑ，ビットの容量を
持たなければならぬことを要請する。この夕ことは菱道
の効率にとって有害であること明白である。或る種の適
用に於ては、語ａｎをビット直列式に処理するのが有利
なことがありうる。 そのような場合、メルセンヌ変換発生器の回路は、デー
タ０の並列処理のために必要とされる回路よりも一層複
雑である。従って、本発明の目的は合成発生器に利用可
能な離散的な変換発生器を提供することである。 本発明の他の目的は、従来必要とされた回路よ夕りも複
雑でない所のメルセンヌ族変換の発生器を提供すること
である。本発明の更に他の目的は、従来技術の装置で実
施されたものの僅か半分の容量しか必要としない計算回
路を使用しうる擬似メルセンヌ変換の発生０器を提供す
ることである。 本発明の他の目的は、直列式にデータを処理する普通の
算術回路を用いる所のメルセンヌ族の離散的変換の発生
器を提供することである。 環状の合成性質を呈するため、従って合成器に使用可能
であるようにするためにはメルセンヌ族の離散的変換に
とってｑ，が素数であることは必須要件でないことは知
られている。 具体的に云えば、ｑ，＝幻（但しｑは素数）を選択し、
下式のような擬似メルセンヌ変換を定義することができ
る。■Ａｋ＝に鱈ａｎ・２＜側ｎｋ＞》２２ｑ−１合成
結果は普通のメルセンヌ変換の場合のように計算される
。 つまりモジュロ（≧専一）を実行する所の最後の１つの
演算を除きすべての演算でモジュ。（２２ｑ−１）が実
行される。若しもｑの選択された値が下記のように奇の
素数であるならば、ｆａｎｆＭａＸ＜書 ＡＫの値はメルセンヌ変換Ａ毛の発生器及び擬似フヱル
マ変換Ａ毒の発生器を用い且つ夫々の出力を組合わせて
発生することが出来る。 舵《潟ａｎ。 ２＜ｎｋ＞モジュ。 ｑ）モジ印（２ｑ−１））モジュ。２２ｑ‘５’昨《蔦
ａｎ。（−２）＜ｎｋ＞モジ肌ｑ）モジュロ〈２ｑ＋１
））モジ川２２ｑ
開発は技術的及び経済的問題により妨げられてきた。 具体的に云えば、リアルタイム適用の開発は必要とされ
る計算能力の理由及び、従って関与する処理装置の規模
及びコストの理由で相対的に遅れていた。信号のディジ
タル処理は変調、検出、炉波、相関などの多数の基本的
な処理に分割されうる。これらの中で、相関及び炉波或
いは合成（たたみ込み、ｃｏｎｖｏｌｕｔｉｏｎ）演算
はそれらに関連する計算が一般的に他の動作に関与する
計算よりも可成り大規模である点で異なった部類のもの
である。ディジタル信号を処理する問題に関連した計算
の８０％以上が合成或いは相関であることは決して稀で
はない。合成及び相関の特別な重要性は、他の信号処理
動作と対比して各出力サンプルが多数の入力信号に依存
すると云う事実に起因する。 入力信号ｘ（ｔ）のサンプルの離散的な （ｄｉｓｃｒｅに）列｛ｘｎ｝に関連した炉波処理（離
散的な列｛ａ，｝によってィンパルス応答が限定される
炉波器を用いて行う）は下記の合成演算によって表わさ
れる。 ｍＺｍ＝台≦；ａｎ‐Ｘ…ｎ 同様に列｛ｘｎ｝と｛ａ，｝との間の相関は下式で与え
られる。 ■Ｚｍ＝；≧；ａｎ‐Ｘ肘ｎ かくて、出力信号の唯１つのサンプルｚｍを得るために
、Ｎ回の乗算とＮ−１回の加算を要することがわかる。 従って、ディジタル信号処理技術の範囲を拡大するため
には合成器及び相関器として知られた装置の効率を出来
る限り増大する手段を講じることが取りわけ重要である
。合成器はディジタル炉波器に直接使用できると云う理
由で、一般に相関器に対するよりも合成器に対して一層
関０が持たれているが、合成器に関連して開発された技
術は相関器及び長い単項式の乗算器にも適用可能である
ことに注意されたい。 現存する一層効果的な合成器の或るものは所謂「合成特
性」を持った離散的数学的変換を用いる。Ｚｍのような
Ｎサンプルを作るために必要とされるＮ２回の乗算はＮ
回の乗算に減少されるので、そのような変換は、合成器
を具備した乗算器によって行なわれる演算の回数を可成
り減少することを可能にする。若しも列｛ａ，｝及び｛
ｘｎ｝が上述のような形式の離散的な変換発生器へ供給
されるなら、列｛Ａｋ｝及び｛Ｘｋ｝（但しｋ＝０、１
、・・・・・・Ｎ−１）を得る。そして項毎の積｛Ａｋ
・Ｘｋ｝からもたらされる｛Ｃｋ｝の列の逆変換は原列
｛ａ，｝及び｛ｘｎ｝の合成を供与する。これらの原理
に依存する合成の効率は直接変換及び逆変換の発生器の
効率によって決る。従って、Ａｋの限定の所与の精度に
対して最少限の手段しか必要としない変換発生器を設け
ることが望ましい。 最近まで、実際に合成器に用いられてきた唯一の離散的
な変換は下式で定義される離散的フーリエ変換であった
。Ａｋ：憲ａｎＷｋ 但しｋ＝０、１、……、Ｎ−１ ．２汀 Ｗ＝ｅｌ玉「 この変換は、２進符号化されたサンプルを処理する装置
で使用するには特に具合が悪いので、２進講を取扱うと
き明らかに好都合である所のＷが２のべきであるメルセ
ンヌ変換或いはフェルマ変換を用いるのが一般的に云っ
て望ましい。 しかし、後者の変換はそれが関与する数学的処理がモジ
ュｏＮ（但しＮは所定の数）を実行しなければならない
ので、特別な回路の使用を要請する。 上述につき一層容易に理解するにはＭｃ−Ｇｒａｗ−Ｈ
ｉｌｌ社１９６９年刊行、仇ｌｄ及びＲａｄｅｒ共著Ｄ
ｉｇｉはＩＰｒ比ｅｓｓｍｇｏｆＳｉｇ岬ｌｓ（信号の
ディジタル処理）の特に第７章、及びｌＥＥＥＴｒａｍ
ａｃｔｉｏｎｓｏｎＣｏｍｐｕにｒｓ、Ｃ−２１巻、１
２号（１９７２年１２月）第１２６９頁乃至１２７３頁
のＲａｄｅｒの論文ＤｉｓｃｒｅにＣｏｎｖｏＩＭｏｎ
ｓｖｉａ Ｍｅ岱ｅｎ肥 Ｔｒａｎｓｂｒｍｓ（メルセ
ンヌ変換による離散的な合成）を参照されたい。 メルセンヌ変換は下記の関係に従う。 ‘３’Ａｋ＝《沫ａｎ・２《ｎｋ》》 上記の式に於て記号《》及びに汎ま囲まれた量が夫々モ
ジュロｑ，及びモジユｏｐ＝２ｑｌ−１を取ることを意
味する。 但しｑ，は素数、ｐ＝２ｑｌ−１は整数である。しかし
、この変換の実際的使用は変換が適用される項ａｎの数
即ちｐと語Ａｋの精度或いは長さとの間に密接な関係が
存在する事実によって制限される。ｑ，項の変換のため
に、語Ａｋはｑ，ビットで構成される。これは入力藷ａ
ｎが（ｑ；）ビットよりも少なＬ・ビット数で構成され
、しかも変換発生器の回路の各々がｑ，ビットの容量を
持たなければならぬことを要請する。この夕ことは菱道
の効率にとって有害であること明白である。或る種の適
用に於ては、語ａｎをビット直列式に処理するのが有利
なことがありうる。 そのような場合、メルセンヌ変換発生器の回路は、デー
タ０の並列処理のために必要とされる回路よりも一層複
雑である。従って、本発明の目的は合成発生器に利用可
能な離散的な変換発生器を提供することである。 本発明の他の目的は、従来必要とされた回路よ夕りも複
雑でない所のメルセンヌ族変換の発生器を提供すること
である。本発明の更に他の目的は、従来技術の装置で実
施されたものの僅か半分の容量しか必要としない計算回
路を使用しうる擬似メルセンヌ変換の発生０器を提供す
ることである。 本発明の他の目的は、直列式にデータを処理する普通の
算術回路を用いる所のメルセンヌ族の離散的変換の発生
器を提供することである。 環状の合成性質を呈するため、従って合成器に使用可能
であるようにするためにはメルセンヌ族の離散的変換に
とってｑ，が素数であることは必須要件でないことは知
られている。 具体的に云えば、ｑ，＝幻（但しｑは素数）を選択し、
下式のような擬似メルセンヌ変換を定義することができ
る。■Ａｋ＝に鱈ａｎ・２＜側ｎｋ＞》２２ｑ−１合成
結果は普通のメルセンヌ変換の場合のように計算される
。 つまりモジュロ（≧専一）を実行する所の最後の１つの
演算を除きすべての演算でモジュ。（２２ｑ−１）が実
行される。若しもｑの選択された値が下記のように奇の
素数であるならば、ｆａｎｆＭａＸ＜書 ＡＫの値はメルセンヌ変換Ａ毛の発生器及び擬似フヱル
マ変換Ａ毒の発生器を用い且つ夫々の出力を組合わせて
発生することが出来る。 舵《潟ａｎ。 ２＜ｎｋ＞モジュ。 ｑ）モジ印（２ｑ−１））モジュ。２２ｑ‘５’昨《蔦
ａｎ。（−２）＜ｎｋ＞モジ肌ｑ）モジュロ〈２ｑ＋１
））モジ川２２ｑ
【６’ｋの各値に対・して式Ａモ及び
Ａ乳よ、同じ２のべきによって乗算される同じ項ａｎを
含むことが実証される。しかし、Ａ後‘こ於ては２の奇
数べさと関連付けられた項ａｎは負の正負記号を持つ。
‘７’舵芸潟ａｎ〔２＜ｎｋ＞十（−２＞＜ｎＸ＞〕■
Ｂ登＝季潟ａｎ〔２＜ｎｋ＞−（−２）＜ｎｋ＞〕上式
からＡｉ＝Ｂ毛十Ｂ毒及びＡ蓬＝Ｂモ−Ｂ葦力ミ得られ
る。従って、本発明の擬似メルセンヌ変換の発生器は第
１図に従って設計されうる。 サンプルａｎは式｛７手及び脚の演算を実行する所の重
みづけ兼累算装置ＣＯＭ円 Ｂ支（参照番号１）及びＣ
ＯＭＰ Ｂも＊（参照番号２）へ同時に供給される。こ
れらの装鷹は普通の算術回路によって実施可能である（
その回路はモジュロを考慮に入れるには及ばない）。か
くて、本発明は簡単且つ容易に入手しうる回路の使用を
可能にすると云う２重の利点を提供する。Ｂ差及びＢ登
の出力は然る後ＡＤ１（参照番号３）に於て相互にモジ
ュロ２ｑ一１加算され且つＡＤ２（参照番号４）に於て
相互にモジュロ２ｑ十１減算されてＡＩ及びＡ登を得る
ようにする。 得られた両項は装置ＲＥＳ（参照番号５）へ入力され、
そこで所謂下記の剰余演算の目的で必要とされる重み付
けされた加算が行なわれる。Ａｋ＝《；入Ａ三十仏Ａ奪
》モジユ。く２２ｑ−・）・但し入＝（２ｑ＋１）雁こ
びモジュロ（２ｑ−１）・ｗ＝（２ｑ−１）雁亡びモジ
ュｏ（２ｑ十１）ここまで達成された所の変換Ａｋの発
生により、必要とされる計算能力の削減は余り重要では
なくなった。 しかし、特別に興味ある設計の成就が如何にして可能に
されるかが理解される。既知の通り若しもｇがｑの原始
根を指示するも４のとすれば、ｉが１からｑ−１までの
すべての整数値を順次取るとき、くｇｉ＞モジュｏｑは
同じ値を取るがしかし異なった位数（順序）となる。列
＜ｇ；＞の位数は原始視に関連されると云える。例えば
ｑ＝７、ｇ＝３のとき下記が得られる。 ＜，一１２３４５６＜３ｉ＞ ３ ２ ６ ４ ５１ 若しも ｋ＝＜ｇＶ＞ 及び ｎ＝＜ｇｕ＞ と道くと、ｕ及びｖが順序的位数１、２、３、４、５、
６と変化するとき＜ｇＶ＞及び＜ｇｕ＞の位数は変化す
る。 即ち３、２、６、４「 ５、１は原始線に関連されてい
ると云われる。係数が２のべきでありその指数が１から
ｑ−１までのすべての整数値を取る所の機軸炉波器に於
てト項ＡＩ＜ｇＶ＞−ａｏ及び蟹＜ｇＶ＞−ａｏが項ａ
＜ｇｕ＞の循環からもたらされる。 Ａｏだけは別個に決定されなければならない。第２図に
示されたように、ｑ＝７及びｇ＝３の変換発生器が実例
として選ばれている。 ｋ三０のとき項Ａ去及びＡ鶴ま下記の関係に従う。Ａき
−ａｏ＝ａ３２十ａ２ぞ＋熱が十ａ４ぞ＋魚２十ａ，汐
Ａ卓−父＝ａ．Ｚ＋ａ３ぞ＋ａ２２十ａ６ぞ＋ａ４２十
ａ５汐Ａ客一念＝ａ５亥十ａ，が十ａ３２十ａ２夕十も
２十ａ４ぞＡ車−ろ：ａ４夕＋魚ぞ＋ａ，２十ａ３交＋
ａ２２十も汐Ａき−ａｏ＝も夕十ａ４が十も〆十ａ，夕
十ａ３２十ａ２がＡ圭一ａ。 ＝ａ２２十ａ６が−ａ４ぞ＋魚が十ａ，２十ａ３汐Ａ善
一ａｏ＝ａ３が十ａ２汐十も〆−ａ４ぞ−ａ５２−ａ，
友Ａ喜一念＝ａ，亥＋ａ３夕十ａ２ぞ−を慶一ａ４２Ｍ
も汐Ａ善一ａ。＝ａ５夕＋ａ，汐十ａ３２−ａ２ぞ−ａ
６２−ａ４がＡ葦一念＝ａ４夕＋魚ぞ＋ａ，界−ａ３が
−ａ２２一熱交 ３Ａ旨−ａ。＝格ぞ＋ａ４２十ａ５ぞ
−ａ，交−ａ３２−ａ２汐Ａ字−ａ。＝ａ２２十熱が十
ａ４２−ａ５炎−ａ，２−ａ３夕３項ａ，乃至ａ６はシ
フトレジスタＳＲＯへ給送され「そこから原始根に関連
した位数で他のシフトレジスタＳＲ′０へ送られる。 ＳＲ′○の出力はその入力へフィードバックされる。レ
ジスタＳＲＯは１組の乗算器へ接続されたタップを備え
ている。その葉多算器はタップで入手される項を係数夕
「饗し亥、交、２及びそで重みづけをする。タップから
受取られた項を２の偶数べきで重みづけした車産器の出
力は２１で合算される（２１はａｏのための付加的入力
を持っている）。他の乗算器の出力は２２に於て合算さ
れる。従って２１及びヱ２は夫々項ＢＩくｇＶ＞及び浮
くｇＶ＞を供孫台する。その装置の残りの部分は第１図
の相当する回路と同様な回路ＡＤ１、ＡＤ２、及びＲＥ
Ｓから成っている。回路ＲＥＳは項Ａ＜ｇＹ＞、即ちｋ
＝３、２「 ６、４、５、１に対する変換Ａｋを供給す
る。所望の結果を得るのに必要とされるすべてのことは
、これらの変換を順序的位数に再配列し且つ別途決定さ
れた所のＡｏをそれに加算することである。この回路の
形式は語をビット直列式に処理するとき取りわけ有用で
ある。 このため重みづけ装置は各々加算器及びレジスタより成
る累算器によって贋検される。第３図に示されるように
唯１つの加算器（ＡＤＤＩ）が実際に使用され、この加
算器は項Ｂ；及びＢ毒を作るため２位置チイッチの粗Ｓ
Ｗ２１こよって複合化されている。第３図に示された装
置は更にＳＲ川こ収容された項の２つの連続ビットが同
時に処理されうるように設計されている。入力ＩＮは２
位置スイッチＳＷＩの接点の１つに接続される。 ＳＷ畳の可動腕はシフトレジスタＳＲ亀の入力へ接続さ
れ、その出力はＳＷ亀の第２の接点に接続される。レジ
ス夕ＳＲ川ま後で述べる位数で２位置スイッチの細ＳＷ
２へ接続されたタップを備えている。ＳＷ２スイッチの
可動腕はｑビット２追加算器ＡＤＯ亀の入力へ接続され
ている。ＡＤＤ翼の出力は滋ビット位置を持つレジスタ
ＲＩへ接続され「その出力はＲ亀と同じ容量を持つレジ
スタＲ２へ接続される。Ｒ２の出力はスイッチＳＷ３の
１つの入力へ接続される。スイッチＳＷ傘及びモジュロ
２２ｑ−１加算機ＡＤＤ２が変換発生器の入力に設けら
れる。スイッチＳＷ４は１語の容量を持っているシフト
レジスタＰ３へ接続される。蟹３のビット位置の並列出
力はスイッチＳＷ３の入力へ接続される。スイッチＳＷ
３は夫々ＡＤＤ竃及びＲ貴へ接続される２つの並列出力
を持つ。ＡＤＤ舞の出力はシフトレジスタＲ鰭の入力へ
接続され〜その直列出力はＡＤＤ２の第２の入力へフィ
ードバックされる。項Ｂも及び８毛はＲ傘の出力に於て
得られるのに対して項んは累算器ＡＤＤれ Ｒ＆の出力
に於て得られる。偽？ａ・’ａ５９ ａ４？ ａ６，ａ
２９ ａ３の順に配列されているものと仮定される所の
サンプルａｎは最少有効重みから開始してビット直列式
に入力Ｗへ供給される。項ろはスイッチＳＷＩ及びＳＷ
４によってＲ３及びＲ４へ向ってそらされ、ＳＲＩへは
入力されない。レジスタＲ３は熱を非直列化する。レジ
ス夕ＳＲＩ中のｑ−１サンプルはＳＷＩを介してその中
を循環する。前述の通りこれらのサンプルは前に定義さ
れた２のべきによって乗算されなければならないくその
指数はすべて１からｑ−１までの整数をとる）。上記の
例ではこれらは１から６に及ぶ。２のべきは第２図に示
されたのと同じ位数で則ちぞ，炎，公，夕，２，夕の順
に配列される。 項（Ａキーも）を発生するために必要とされる重みづけ
操作及び累算は、ＳＲＩに収容された議に関係する同じ
重みのビットをＡＤＤ】の適当な入力へ供給することに
より実行できる。しかし、項（Ａ奪ｍ熱）に注目するな
らば「減算が考慮されなければならない。これは幾つも
の方法で実行できる。この実例では項Ｂ章及びＢ葦を瓶
に入手する方法を選んだ。それ故ト項Ｂ去及びＢ登を得
るため夫々使用される２つの位置を持つ２位置スイッチ
の組ＳＷ２が必要とされる。従って肌算器ＡＤＤ此１度
‘こ最大子ビットを処理する柳瀬である。 ＳＷ２‘まキスイッチ力，ら成りレジスタＲＩ及びＲ２
は各々ｑビット位置を持つ。ＡＤＤ１，Ｒ翼，Ｒ２，Ｓ
Ｗ３，ＳＷ４及びＲ３の合成物は直・並列累算装置を構
成する。実際問題として、第３図に示された装置はＳＲ
Ｉに収容された語の各々に関係するビットの連続的結合
体が同時に取扱われる所の迅速化された処理を可能にす
るように設計されている。これは、ＲＩ及びＲ２が各々
松個のビット位置の容量を持つのに対して「何故ＳＷ２
はｑ個のスイッチから成るのか「 そして何故ＡＤＤ翼
はｑ個のビット位置の容量を持つかについて説明を与え
る。ＳＷ２スイッチが左側位置にセットされるとき、そ
のスイッチは頃Ｂモを形成するのに役立つビットの組を
受取り（ＳＲＩの左半分）、右側位置にセットされると
きそのスイッチは頃Ｂ毒を形成するビットの絹を受取る
。 但し一番右の語の最小有効ビットは再循環の理由でＳＲ
８へ既に再挿入されてしまっているのでこのビットは除
外する。ＳＲＩ内の語は１度に２ビット位置宛シフトさ
れ、ＳＷ２のスイッチはこれらのシフトに従って作動さ
れる。ＳＷ２から出力されたビットはそれらの重みを考
慮してレジスタＲ２（ＳＷ３を介して）に貯蔵された語
のビットと共にＡＤＤＩへ供給される。その結果は１ビ
ット位置だけ右にシフトしてＲＩへ入力され、次いでＲ
２へ供給される。最後に、Ｒ２で非直列化された項もが
加算器ＡＤＤ竃の内容に加算される。かくてＢも及びＢ
登力ミ連続的に得られ、そして第１図及び第２図（第３
図には示されていない）のものと同様な配列（ＡＤ１，
ＡＤ２，ＲＥＳより成る）でＡも（但しｋ＝０）の算出
を可能にする。しかし「前述の通り本発明の変換発生器
は主として合成器に組込まれるように設計されている。 従って、他の変換ＸｋによるＡｘの項から項への乗算は
その中で達成される。項×ｋは本発明に従って先ず項×
．及び×峯を決定することにより決定できる。項ＡもＡ
も×支及び×登力ミ追従した径路は望ましくは分離状態
に保たれるべきである。 従って下記ｔ９｝及び雌の演算は残りの演算が装置ＲＥ
Ｓ（第貴図及び第２図参照）で行なわれる前に実行する
のが望ましい。■ （Ａ支。 Ｘ角）モジユ。２ｑ−１；Ｃ； ○磯 （Ａ迄。 Ｘ委）モジユロ２ｑ十１母Ｃ長Ｃ左をうまく算出しうる
乗算器が第母図に示される。 ここで項｛Ｘｎ｝の組は既に規定されており且つ項×対
まＭＥＭ蔓に貯蔵可能であると仮定されている。夫々幻
ビットの藷ＢＱ皮びＢ歌功ロ算器ＡＤＤ３に於てビット
直列状に加算され（幻十１）ビットの語Ｂ葦を供与する
。語Ｂ葵のビット球はｑビットの容量を持つシフトレジ
ス夕ＳＲ２に順次導入される。ビットｂ亭。２ｉがＳＲ
２の出力に於て得られるとき「その入力はｂＡｑ・２ｉ
＋ｑを受取る。 モジュロ２ｑ−１方式に於て２ｑ三１（記号苧は合同を
意味する）なので（ぜ申２ｉ＋ｂＡｑ母２他）による×
毛の乗算は下記のようになる。×良（ｂ；十ｂＡｑ）２
； 従って、｛９｝式の演算が簡単化される。 ＭＥＭＩ‘こよって供給される項×私ま入力にｂ字及び
ｂＡｑを受取る所のＡＮＤ論理回路Ａの出力ｔ，によっ
て制御されるシフト回路ＳＨ門に於てモジュロ２ｑ−１
で乗算される。 ＳＨ富の内容のシフトはビットｂ；及びＯもが共に１で
あるとき実行される。若しもこれらのビットのうちの少
くともｉつが１に等しいならｔＯＲ回路○，の出力ｔ２
も又１に等しい。これはスイッチＳＷ６の開放を生じさ
せ「それによりＳＨ軍の内容則ち（ｂ；十ｂＡｑ）Ｘミ
カギモジュロ２ｑ−１累算器ＡＤＤ亀吉と供給されるこ
とを許す。この累算器の内容はビット時刻毎に下位有効
数字位置の方へ１ビット位置ずつシフトされる。幻番目
のビットがＡＤＤ３の出力に出現するとき勺演算も妻ｑ
父仇ミ実行されなければならない。このためスイッチＳ
Ｗ５が開放され「そして若しもも蚤＝１ならば、×毛が
ＳＷ翁及びＯＲ○，の制御の下で累算器ＡＤＤ亀の内容
へ加算される。項Ｃ鰍ふ減算器がＡＤＤ３と置換された
とすれば第４図の回路と同機な回路によって決定できる
。それに先立って、すべての項は正であるものと仮定さ
れている。 そのようなことがあてはまらない場合「一定値Ｇ；員８
ｎ車Ｍａｘが再演序｛ａｎ｝の項へ加算され「そして決
定することが望まれた所の合成結果ｚｍが下記の式によ
って置換される。ｗｍ＝生ａ。。ｘｍ−ｎ十ｄ。潟ｘｍ
−ｎ潟ｘｍ‐ｎ＝Ｘ。 なのでＷｍ＝Ｚｍ十ａ。 Ｘ。。 Ｕ Ｚｍ＝Ｗｍ−ｄ申Ｘ。この例に於ては項ふは既に貯
蔵されているので、合成｛ａｎ｝＊｛×ｎ｝からもたさ
れる項ｚｍを得ることは実際問題として極めて簡単であ
る。 そのような合成のブロック図が第５図に示される。値ｄ
＝−ａｎ−Ｍａｘが装置の入力に於て各項ａｎに加算さ
れる。結果の項が、普通の算術回路を用い且つｑビット
の語を処理する所の擬似メルセンヌ変換発生器ＤＴへ送
られる。発生器ＤＴは、若しも項ａｎが位数ａ〈ｇＶ）
に於て装置の入力へ供給されるように再配列されるなら
ば、第３図の装置の形態を取りうる。Ｄｈこよって供給
される項Ｂも及びＢ登は１組の装置Ｍ，及び地へ供給さ
れる。それらのＭ，及びＭ２は第４図に示された形式の
ものでもよく、夫々Ｂキ十Ｂ峯及びＢも−Ｂ登を処理す
る。ＭＥＭ２の符号が付けられた装置は同時にＸの ×
モ及び×峯を貯蔵することを除いて第４図のＭ阻ＭＩと
同様なメモリである。ＭＩ及びＭ２によって夫々供給さ
れる項Ｃも及びＣ登‘まＲＥＳ川こ於て組合わされて下
記を供給する。Ｃｋ＝《＾Ｃ毒＋ムＣ砂モジユ。 ２２ｑ一・但しｋ凸１，２，・・…・夏 ｑ−１である
。 項Ｃｏは項×。及びＤＴによって与えられた項Ａｏから
乗算器ＭＷこ於て算出される。項ＣｘはＷｍを発生する
逆変換発生器ＩＭＴへ供給される。装置ＩＭＴは既知の
形式の逆擬似メルセンヌ変換の発生器でもよいが、幻ビ
ットの藷を処理するモジュロ２２ｑ−１算術回路を用い
る。擬似逆メルセンヌ変換の発生器は又「モジュ。 〈為１）演算を実行する回路を含む。 最後に合成項Ｚｍはト乗算器Ｍ５によって供給される也
も及びＷｍを入力に受入れる所の減算器Ｓを用いて得
られる。
Ａ乳よ、同じ２のべきによって乗算される同じ項ａｎを
含むことが実証される。しかし、Ａ後‘こ於ては２の奇
数べさと関連付けられた項ａｎは負の正負記号を持つ。
‘７’舵芸潟ａｎ〔２＜ｎｋ＞十（−２＞＜ｎＸ＞〕■
Ｂ登＝季潟ａｎ〔２＜ｎｋ＞−（−２）＜ｎｋ＞〕上式
からＡｉ＝Ｂ毛十Ｂ毒及びＡ蓬＝Ｂモ−Ｂ葦力ミ得られ
る。従って、本発明の擬似メルセンヌ変換の発生器は第
１図に従って設計されうる。 サンプルａｎは式｛７手及び脚の演算を実行する所の重
みづけ兼累算装置ＣＯＭ円 Ｂ支（参照番号１）及びＣ
ＯＭＰ Ｂも＊（参照番号２）へ同時に供給される。こ
れらの装鷹は普通の算術回路によって実施可能である（
その回路はモジュロを考慮に入れるには及ばない）。か
くて、本発明は簡単且つ容易に入手しうる回路の使用を
可能にすると云う２重の利点を提供する。Ｂ差及びＢ登
の出力は然る後ＡＤ１（参照番号３）に於て相互にモジ
ュロ２ｑ一１加算され且つＡＤ２（参照番号４）に於て
相互にモジュロ２ｑ十１減算されてＡＩ及びＡ登を得る
ようにする。 得られた両項は装置ＲＥＳ（参照番号５）へ入力され、
そこで所謂下記の剰余演算の目的で必要とされる重み付
けされた加算が行なわれる。Ａｋ＝《；入Ａ三十仏Ａ奪
》モジユ。く２２ｑ−・）・但し入＝（２ｑ＋１）雁こ
びモジュロ（２ｑ−１）・ｗ＝（２ｑ−１）雁亡びモジ
ュｏ（２ｑ十１）ここまで達成された所の変換Ａｋの発
生により、必要とされる計算能力の削減は余り重要では
なくなった。 しかし、特別に興味ある設計の成就が如何にして可能に
されるかが理解される。既知の通り若しもｇがｑの原始
根を指示するも４のとすれば、ｉが１からｑ−１までの
すべての整数値を順次取るとき、くｇｉ＞モジュｏｑは
同じ値を取るがしかし異なった位数（順序）となる。列
＜ｇ；＞の位数は原始視に関連されると云える。例えば
ｑ＝７、ｇ＝３のとき下記が得られる。 ＜，一１２３４５６＜３ｉ＞ ３ ２ ６ ４ ５１ 若しも ｋ＝＜ｇＶ＞ 及び ｎ＝＜ｇｕ＞ と道くと、ｕ及びｖが順序的位数１、２、３、４、５、
６と変化するとき＜ｇＶ＞及び＜ｇｕ＞の位数は変化す
る。 即ち３、２、６、４「 ５、１は原始線に関連されてい
ると云われる。係数が２のべきでありその指数が１から
ｑ−１までのすべての整数値を取る所の機軸炉波器に於
てト項ＡＩ＜ｇＶ＞−ａｏ及び蟹＜ｇＶ＞−ａｏが項ａ
＜ｇｕ＞の循環からもたらされる。 Ａｏだけは別個に決定されなければならない。第２図に
示されたように、ｑ＝７及びｇ＝３の変換発生器が実例
として選ばれている。 ｋ三０のとき項Ａ去及びＡ鶴ま下記の関係に従う。Ａき
−ａｏ＝ａ３２十ａ２ぞ＋熱が十ａ４ぞ＋魚２十ａ，汐
Ａ卓−父＝ａ．Ｚ＋ａ３ぞ＋ａ２２十ａ６ぞ＋ａ４２十
ａ５汐Ａ客一念＝ａ５亥十ａ，が十ａ３２十ａ２夕十も
２十ａ４ぞＡ車−ろ：ａ４夕＋魚ぞ＋ａ，２十ａ３交＋
ａ２２十も汐Ａき−ａｏ＝も夕十ａ４が十も〆十ａ，夕
十ａ３２十ａ２がＡ圭一ａ。 ＝ａ２２十ａ６が−ａ４ぞ＋魚が十ａ，２十ａ３汐Ａ善
一ａｏ＝ａ３が十ａ２汐十も〆−ａ４ぞ−ａ５２−ａ，
友Ａ喜一念＝ａ，亥＋ａ３夕十ａ２ぞ−を慶一ａ４２Ｍ
も汐Ａ善一ａ。＝ａ５夕＋ａ，汐十ａ３２−ａ２ぞ−ａ
６２−ａ４がＡ葦一念＝ａ４夕＋魚ぞ＋ａ，界−ａ３が
−ａ２２一熱交 ３Ａ旨−ａ。＝格ぞ＋ａ４２十ａ５ぞ
−ａ，交−ａ３２−ａ２汐Ａ字−ａ。＝ａ２２十熱が十
ａ４２−ａ５炎−ａ，２−ａ３夕３項ａ，乃至ａ６はシ
フトレジスタＳＲＯへ給送され「そこから原始根に関連
した位数で他のシフトレジスタＳＲ′０へ送られる。 ＳＲ′○の出力はその入力へフィードバックされる。レ
ジスタＳＲＯは１組の乗算器へ接続されたタップを備え
ている。その葉多算器はタップで入手される項を係数夕
「饗し亥、交、２及びそで重みづけをする。タップから
受取られた項を２の偶数べきで重みづけした車産器の出
力は２１で合算される（２１はａｏのための付加的入力
を持っている）。他の乗算器の出力は２２に於て合算さ
れる。従って２１及びヱ２は夫々項ＢＩくｇＶ＞及び浮
くｇＶ＞を供孫台する。その装置の残りの部分は第１図
の相当する回路と同様な回路ＡＤ１、ＡＤ２、及びＲＥ
Ｓから成っている。回路ＲＥＳは項Ａ＜ｇＹ＞、即ちｋ
＝３、２「 ６、４、５、１に対する変換Ａｋを供給す
る。所望の結果を得るのに必要とされるすべてのことは
、これらの変換を順序的位数に再配列し且つ別途決定さ
れた所のＡｏをそれに加算することである。この回路の
形式は語をビット直列式に処理するとき取りわけ有用で
ある。 このため重みづけ装置は各々加算器及びレジスタより成
る累算器によって贋検される。第３図に示されるように
唯１つの加算器（ＡＤＤＩ）が実際に使用され、この加
算器は項Ｂ；及びＢ毒を作るため２位置チイッチの粗Ｓ
Ｗ２１こよって複合化されている。第３図に示された装
置は更にＳＲ川こ収容された項の２つの連続ビットが同
時に処理されうるように設計されている。入力ＩＮは２
位置スイッチＳＷＩの接点の１つに接続される。 ＳＷ畳の可動腕はシフトレジスタＳＲ亀の入力へ接続さ
れ、その出力はＳＷ亀の第２の接点に接続される。レジ
ス夕ＳＲ川ま後で述べる位数で２位置スイッチの細ＳＷ
２へ接続されたタップを備えている。ＳＷ２スイッチの
可動腕はｑビット２追加算器ＡＤＯ亀の入力へ接続され
ている。ＡＤＤ翼の出力は滋ビット位置を持つレジスタ
ＲＩへ接続され「その出力はＲ亀と同じ容量を持つレジ
スタＲ２へ接続される。Ｒ２の出力はスイッチＳＷ３の
１つの入力へ接続される。スイッチＳＷ傘及びモジュロ
２２ｑ−１加算機ＡＤＤ２が変換発生器の入力に設けら
れる。スイッチＳＷ４は１語の容量を持っているシフト
レジスタＰ３へ接続される。蟹３のビット位置の並列出
力はスイッチＳＷ３の入力へ接続される。スイッチＳＷ
３は夫々ＡＤＤ竃及びＲ貴へ接続される２つの並列出力
を持つ。ＡＤＤ舞の出力はシフトレジスタＲ鰭の入力へ
接続され〜その直列出力はＡＤＤ２の第２の入力へフィ
ードバックされる。項Ｂも及び８毛はＲ傘の出力に於て
得られるのに対して項んは累算器ＡＤＤれ Ｒ＆の出力
に於て得られる。偽？ａ・’ａ５９ ａ４？ ａ６，ａ
２９ ａ３の順に配列されているものと仮定される所の
サンプルａｎは最少有効重みから開始してビット直列式
に入力Ｗへ供給される。項ろはスイッチＳＷＩ及びＳＷ
４によってＲ３及びＲ４へ向ってそらされ、ＳＲＩへは
入力されない。レジスタＲ３は熱を非直列化する。レジ
ス夕ＳＲＩ中のｑ−１サンプルはＳＷＩを介してその中
を循環する。前述の通りこれらのサンプルは前に定義さ
れた２のべきによって乗算されなければならないくその
指数はすべて１からｑ−１までの整数をとる）。上記の
例ではこれらは１から６に及ぶ。２のべきは第２図に示
されたのと同じ位数で則ちぞ，炎，公，夕，２，夕の順
に配列される。 項（Ａキーも）を発生するために必要とされる重みづけ
操作及び累算は、ＳＲＩに収容された議に関係する同じ
重みのビットをＡＤＤ】の適当な入力へ供給することに
より実行できる。しかし、項（Ａ奪ｍ熱）に注目するな
らば「減算が考慮されなければならない。これは幾つも
の方法で実行できる。この実例では項Ｂ章及びＢ葦を瓶
に入手する方法を選んだ。それ故ト項Ｂ去及びＢ登を得
るため夫々使用される２つの位置を持つ２位置スイッチ
の組ＳＷ２が必要とされる。従って肌算器ＡＤＤ此１度
‘こ最大子ビットを処理する柳瀬である。 ＳＷ２‘まキスイッチ力，ら成りレジスタＲＩ及びＲ２
は各々ｑビット位置を持つ。ＡＤＤ１，Ｒ翼，Ｒ２，Ｓ
Ｗ３，ＳＷ４及びＲ３の合成物は直・並列累算装置を構
成する。実際問題として、第３図に示された装置はＳＲ
Ｉに収容された語の各々に関係するビットの連続的結合
体が同時に取扱われる所の迅速化された処理を可能にす
るように設計されている。これは、ＲＩ及びＲ２が各々
松個のビット位置の容量を持つのに対して「何故ＳＷ２
はｑ個のスイッチから成るのか「 そして何故ＡＤＤ翼
はｑ個のビット位置の容量を持つかについて説明を与え
る。ＳＷ２スイッチが左側位置にセットされるとき、そ
のスイッチは頃Ｂモを形成するのに役立つビットの組を
受取り（ＳＲＩの左半分）、右側位置にセットされると
きそのスイッチは頃Ｂ毒を形成するビットの絹を受取る
。 但し一番右の語の最小有効ビットは再循環の理由でＳＲ
８へ既に再挿入されてしまっているのでこのビットは除
外する。ＳＲＩ内の語は１度に２ビット位置宛シフトさ
れ、ＳＷ２のスイッチはこれらのシフトに従って作動さ
れる。ＳＷ２から出力されたビットはそれらの重みを考
慮してレジスタＲ２（ＳＷ３を介して）に貯蔵された語
のビットと共にＡＤＤＩへ供給される。その結果は１ビ
ット位置だけ右にシフトしてＲＩへ入力され、次いでＲ
２へ供給される。最後に、Ｒ２で非直列化された項もが
加算器ＡＤＤ竃の内容に加算される。かくてＢも及びＢ
登力ミ連続的に得られ、そして第１図及び第２図（第３
図には示されていない）のものと同様な配列（ＡＤ１，
ＡＤ２，ＲＥＳより成る）でＡも（但しｋ＝０）の算出
を可能にする。しかし「前述の通り本発明の変換発生器
は主として合成器に組込まれるように設計されている。 従って、他の変換ＸｋによるＡｘの項から項への乗算は
その中で達成される。項×ｋは本発明に従って先ず項×
．及び×峯を決定することにより決定できる。項ＡもＡ
も×支及び×登力ミ追従した径路は望ましくは分離状態
に保たれるべきである。 従って下記ｔ９｝及び雌の演算は残りの演算が装置ＲＥ
Ｓ（第貴図及び第２図参照）で行なわれる前に実行する
のが望ましい。■ （Ａ支。 Ｘ角）モジユ。２ｑ−１；Ｃ； ○磯 （Ａ迄。 Ｘ委）モジユロ２ｑ十１母Ｃ長Ｃ左をうまく算出しうる
乗算器が第母図に示される。 ここで項｛Ｘｎ｝の組は既に規定されており且つ項×対
まＭＥＭ蔓に貯蔵可能であると仮定されている。夫々幻
ビットの藷ＢＱ皮びＢ歌功ロ算器ＡＤＤ３に於てビット
直列状に加算され（幻十１）ビットの語Ｂ葦を供与する
。語Ｂ葵のビット球はｑビットの容量を持つシフトレジ
ス夕ＳＲ２に順次導入される。ビットｂ亭。２ｉがＳＲ
２の出力に於て得られるとき「その入力はｂＡｑ・２ｉ
＋ｑを受取る。 モジュロ２ｑ−１方式に於て２ｑ三１（記号苧は合同を
意味する）なので（ぜ申２ｉ＋ｂＡｑ母２他）による×
毛の乗算は下記のようになる。×良（ｂ；十ｂＡｑ）２
； 従って、｛９｝式の演算が簡単化される。 ＭＥＭＩ‘こよって供給される項×私ま入力にｂ字及び
ｂＡｑを受取る所のＡＮＤ論理回路Ａの出力ｔ，によっ
て制御されるシフト回路ＳＨ門に於てモジュロ２ｑ−１
で乗算される。 ＳＨ富の内容のシフトはビットｂ；及びＯもが共に１で
あるとき実行される。若しもこれらのビットのうちの少
くともｉつが１に等しいならｔＯＲ回路○，の出力ｔ２
も又１に等しい。これはスイッチＳＷ６の開放を生じさ
せ「それによりＳＨ軍の内容則ち（ｂ；十ｂＡｑ）Ｘミ
カギモジュロ２ｑ−１累算器ＡＤＤ亀吉と供給されるこ
とを許す。この累算器の内容はビット時刻毎に下位有効
数字位置の方へ１ビット位置ずつシフトされる。幻番目
のビットがＡＤＤ３の出力に出現するとき勺演算も妻ｑ
父仇ミ実行されなければならない。このためスイッチＳ
Ｗ５が開放され「そして若しもも蚤＝１ならば、×毛が
ＳＷ翁及びＯＲ○，の制御の下で累算器ＡＤＤ亀の内容
へ加算される。項Ｃ鰍ふ減算器がＡＤＤ３と置換された
とすれば第４図の回路と同機な回路によって決定できる
。それに先立って、すべての項は正であるものと仮定さ
れている。 そのようなことがあてはまらない場合「一定値Ｇ；員８
ｎ車Ｍａｘが再演序｛ａｎ｝の項へ加算され「そして決
定することが望まれた所の合成結果ｚｍが下記の式によ
って置換される。ｗｍ＝生ａ。。ｘｍ−ｎ十ｄ。潟ｘｍ
−ｎ潟ｘｍ‐ｎ＝Ｘ。 なのでＷｍ＝Ｚｍ十ａ。 Ｘ。。 Ｕ Ｚｍ＝Ｗｍ−ｄ申Ｘ。この例に於ては項ふは既に貯
蔵されているので、合成｛ａｎ｝＊｛×ｎ｝からもたさ
れる項ｚｍを得ることは実際問題として極めて簡単であ
る。 そのような合成のブロック図が第５図に示される。値ｄ
＝−ａｎ−Ｍａｘが装置の入力に於て各項ａｎに加算さ
れる。結果の項が、普通の算術回路を用い且つｑビット
の語を処理する所の擬似メルセンヌ変換発生器ＤＴへ送
られる。発生器ＤＴは、若しも項ａｎが位数ａ〈ｇＶ）
に於て装置の入力へ供給されるように再配列されるなら
ば、第３図の装置の形態を取りうる。Ｄｈこよって供給
される項Ｂも及びＢ登は１組の装置Ｍ，及び地へ供給さ
れる。それらのＭ，及びＭ２は第４図に示された形式の
ものでもよく、夫々Ｂキ十Ｂ峯及びＢも−Ｂ登を処理す
る。ＭＥＭ２の符号が付けられた装置は同時にＸの ×
モ及び×峯を貯蔵することを除いて第４図のＭ阻ＭＩと
同様なメモリである。ＭＩ及びＭ２によって夫々供給さ
れる項Ｃも及びＣ登‘まＲＥＳ川こ於て組合わされて下
記を供給する。Ｃｋ＝《＾Ｃ毒＋ムＣ砂モジユ。 ２２ｑ一・但しｋ凸１，２，・・…・夏 ｑ−１である
。 項Ｃｏは項×。及びＤＴによって与えられた項Ａｏから
乗算器ＭＷこ於て算出される。項ＣｘはＷｍを発生する
逆変換発生器ＩＭＴへ供給される。装置ＩＭＴは既知の
形式の逆擬似メルセンヌ変換の発生器でもよいが、幻ビ
ットの藷を処理するモジュロ２２ｑ−１算術回路を用い
る。擬似逆メルセンヌ変換の発生器は又「モジュ。 〈為１）演算を実行する回路を含む。 最後に合成項Ｚｍはト乗算器Ｍ５によって供給される也
も及びＷｍを入力に受入れる所の減算器Ｓを用いて得
られる。
第亀図は本発明の概略図「第２図は本発明の実施例を示
す図「第３図は本発明に使用しうる回路を示す図「第亀
図は本発明の装置に組込まれる合成器に用いうる回路の
実施例を示す図、第６図は本発明を使用する合成器の実
施例を示す図である。 富……項Ｂ長を発生する第１の重み付け兼累算装置も
孝……項Ｂ毒を発生する第２の重み付け兼累算装置、３
……加算装置、奪……減算装置、５……重み付けされた
加算を達成する手段。 ＦＩＧ．ｌ ＦＩＧ．２ ゆ ■ 仏 す ９ 止 ＦＩＧ．５
す図「第３図は本発明に使用しうる回路を示す図「第亀
図は本発明の装置に組込まれる合成器に用いうる回路の
実施例を示す図、第６図は本発明を使用する合成器の実
施例を示す図である。 富……項Ｂ長を発生する第１の重み付け兼累算装置も
孝……項Ｂ毒を発生する第２の重み付け兼累算装置、３
……加算装置、奪……減算装置、５……重み付けされた
加算を達成する手段。 ＦＩＧ．ｌ ＦＩＧ．２ ゆ ■ 仏 す ９ 止 ＦＩＧ．５
Claims (1)
- 【特許請求の範囲】 １ ｑ２進項ａ＿ｎの列の擬似メルセンヌ変換Ａ＿ｋの
発生器であって、入力に項ａ＿ｎを受入れて ▲数式、化学式、表等があります▼ 及び ▲数式、化学式、表等があります▼ のように定義される項Ｂ＾１＿ｋ及びＢ＾２＿ｋを夫々
発生する第１及び第２の重みづけ兼累算装置と、入力が
上記第１及び第２の重みづけ兼累算装置の出力へ接続さ
れた加算装置及び減算装置と、入力が上記加算装置及び
減算装置の出力へ接続され擬似メルセンヌ変換の項Ａ＿
ｋを供給する所の重みづけされた加算を達成するための
手段とより成る擬似メルセンヌ変換の発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7708591 | 1977-03-15 | ||
| FR7708591A FR2384303A1 (fr) | 1977-03-15 | 1977-03-15 | Dispositif numerique generateur de pseudo transformees de mersenne |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53114637A JPS53114637A (en) | 1978-10-06 |
| JPS603233B2 true JPS603233B2 (ja) | 1985-01-26 |
Family
ID=9188423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53023693A Expired JPS603233B2 (ja) | 1977-03-15 | 1978-03-03 | 擬以メルセンヌ変換の発生器 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS603233B2 (ja) |
| DE (1) | DE2806836A1 (ja) |
| FR (1) | FR2384303A1 (ja) |
| GB (1) | GB1599584A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2624283B1 (fr) * | 1987-12-08 | 1992-09-18 | Thomson Csf | Circuit integre de calcul numerique pour calculs glissants du type convolution |
-
1977
- 1977-03-15 FR FR7708591A patent/FR2384303A1/fr active Granted
-
1978
- 1978-02-17 DE DE19782806836 patent/DE2806836A1/de not_active Withdrawn
- 1978-03-01 GB GB809078A patent/GB1599584A/en not_active Expired
- 1978-03-03 JP JP53023693A patent/JPS603233B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB1599584A (en) | 1981-10-07 |
| FR2384303A1 (fr) | 1978-10-13 |
| JPS53114637A (en) | 1978-10-06 |
| DE2806836A1 (de) | 1978-09-21 |
| FR2384303B1 (ja) | 1980-02-08 |
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