JPS6030213A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPS6030213A JPS6030213A JP58139748A JP13974883A JPS6030213A JP S6030213 A JPS6030213 A JP S6030213A JP 58139748 A JP58139748 A JP 58139748A JP 13974883 A JP13974883 A JP 13974883A JP S6030213 A JPS6030213 A JP S6030213A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体回路装置に係り、特に入カバ声・スの電
圧振幅を拡げることができる半導体回路装置に関するも
のでちる。
圧振幅を拡げることができる半導体回路装置に関するも
のでちる。
電気的プログラム可能ｒｔｏＭ（Ｅｐ ＲｏＭ）では、
明透時に高電圧を必要とし、高電位ＶＣＣ系をこの高電
位ｖｃｃよ＃）更に高い高電位ｖｐｐ系に変換しなけれ
ばならない。そのため、電圧変換回路が必要となる。
明透時に高電圧を必要とし、高電位ＶＣＣ系をこの高電
位ｖｃｃよ＃）更に高い高電位ｖｐｐ系に変換しなけれ
ばならない。そのため、電圧変換回路が必要となる。
従来の半導体回路装置であるこの種の電圧変換回路の一
例を第１図に示し説明すると、図において、０）はＰチ
ャンネル形電界効果トランジスタ（以下、Ｐ−ＴＩ／１
０８と呼称する）、（２）はこのＰ −ＭＯ３（１）に
直列接続されたＮチャンネル形電界効果トランジスタ（
以下、Ｎ−ＭＯ３と呼称する）、（３）は高電位点（Ｖ
ｃｃ）−ｒｓ この高電位点Ｇ）はｐ−ｒＡｏｓ（１）
のソースおよび基板に接続されている。（４）は接地Ｇ
ＮＤの低電位点で、Ｎ−ＭＯ３（２）のソースおよび基
板に接続されている。（５）はこの電圧変換回路の入力
ＩＮで、Ｐ・ＭＯ３（１）とＮ−ＭＯ３Ｃ２）のゲート
に供給される。（６）はＰリグＯ８（１）とＮ・ＭＯ３
（２）からなる相補形ＭＯＳインバータの出力線で、Ｐ
＠ＭＯ８（１）のドｌ／インとＮ −ＲｌＯＳ （２）
のドレインの接続点に接続されている。σ）はＮチャン
ネル形電界効果トランジスタ（以下、Ｎ’Ｄ−ＭＯ８し
て、ＮＤ−ＭＯ８（７）のドレインはこの高電位点（８
）に接続され、基板は低電位点（４）に接続さノ１−、
ゲートはソースに接続されている。（９）ばＮ−ＭＯ３
で、とのＮ−ＭＯＳ （９）のドレインはＮＤ −ＭＯ
Ｓ ｆｆ）のソースに接続サレ、Ｎ −Ｍｏｓ （９）
のソースおよび基板は低電位点（４）に接続され、ゲー
トはＣＭＯＳインバータの出力線（６）に接続されてい
る。寸だ、（１０）はこの電圧変換回路の出力（ＯＵＴ
）である。
例を第１図に示し説明すると、図において、０）はＰチ
ャンネル形電界効果トランジスタ（以下、Ｐ−ＴＩ／１
０８と呼称する）、（２）はこのＰ −ＭＯ３（１）に
直列接続されたＮチャンネル形電界効果トランジスタ（
以下、Ｎ−ＭＯ３と呼称する）、（３）は高電位点（Ｖ
ｃｃ）−ｒｓ この高電位点Ｇ）はｐ−ｒＡｏｓ（１）
のソースおよび基板に接続されている。（４）は接地Ｇ
ＮＤの低電位点で、Ｎ−ＭＯ３（２）のソースおよび基
板に接続されている。（５）はこの電圧変換回路の入力
ＩＮで、Ｐ・ＭＯ３（１）とＮ−ＭＯ３Ｃ２）のゲート
に供給される。（６）はＰリグＯ８（１）とＮ・ＭＯ３
（２）からなる相補形ＭＯＳインバータの出力線で、Ｐ
＠ＭＯ８（１）のドｌ／インとＮ −ＲｌＯＳ （２）
のドレインの接続点に接続されている。σ）はＮチャン
ネル形電界効果トランジスタ（以下、Ｎ’Ｄ−ＭＯ８し
て、ＮＤ−ＭＯ８（７）のドレインはこの高電位点（８
）に接続され、基板は低電位点（４）に接続さノ１−、
ゲートはソースに接続されている。（９）ばＮ−ＭＯ３
で、とのＮ−ＭＯＳ （９）のドレインはＮＤ −ＭＯ
Ｓ ｆｆ）のソースに接続サレ、Ｎ −Ｍｏｓ （９）
のソースおよび基板は低電位点（４）に接続され、ゲー
トはＣＭＯＳインバータの出力線（６）に接続されてい
る。寸だ、（１０）はこの電圧変換回路の出力（ＯＵＴ
）である。
このように構成された電圧変換回路において、まず、入
力ＩＮ（５）に’Ｈ“レベル（ＶＣＣと等価）の信号が
印加されると、ＣＭＯＳインバータの出力前−！（６）
は“Ｌ“レベルとなる。したがって、Ｎ−ＭＯ３（９）
はメツ状態となシ、電圧変換回路の出力（１０）には高
電位点（８）の電位ｖｐＨが出力される。
力ＩＮ（５）に’Ｈ“レベル（ＶＣＣと等価）の信号が
印加されると、ＣＭＯＳインバータの出力前−！（６）
は“Ｌ“レベルとなる。したがって、Ｎ−ＭＯ３（９）
はメツ状態となシ、電圧変換回路の出力（１０）には高
電位点（８）の電位ｖｐＨが出力される。
つぎに、入力ＩＮ（５）に′Ｌ“レベル（ＧＮＤ）の信
号が印加された場合には、ＣＭＯＳインバータの出力線
（６）に Ｈレベル（ｖｃｃ）が出力される。しだがっ
て、ＮｅＭＯ８（９）はオン状態となシ、電圧変換回路
（１０）の出力（１０）は１Ｌ″レベル（ＧＮＤレベル
）となる。
号が印加された場合には、ＣＭＯＳインバータの出力線
（６）に Ｈレベル（ｖｃｃ）が出力される。しだがっ
て、ＮｅＭＯ８（９）はオン状態となシ、電圧変換回路
（１０）の出力（１０）は１Ｌ″レベル（ＧＮＤレベル
）となる。
しかしながら、このような半導体回路装置においては、
入力がＬの場合には、常時電流が流れ、しかも、出力の
しレベルが浮き上るという欠点があった。
入力がＬの場合には、常時電流が流れ、しかも、出力の
しレベルが浮き上るという欠点があった。
本発明は以上の点に５み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は低電流でしかも Ｌレベルが浮き上がることのない電
圧変換の役割を持つ半導体回路装置を提供することにあ
る。
共にかかる欠点を除去すべくなされたもので、その目的
は低電流でしかも Ｌレベルが浮き上がることのない電
圧変換の役割を持つ半導体回路装置を提供することにあ
る。
このような目的を達成するため、本発明は相補形電界効
果トランジスタ回路ととの相補形電界効果トランジスタ
回路の出力を入力とし第１の出力を送出する第１の電圧
変換部と、上記相補形電界効果トランジスタ回路の入力
と同一の信号を入力とじ第２の出力を送出する第２の電
圧変換部を備え、この第１および第２の電圧変換部をＣ
ＭＯＳ型の７リツプフロツプ構成とするようにしたもの
である。
果トランジスタ回路ととの相補形電界効果トランジスタ
回路の出力を入力とし第１の出力を送出する第１の電圧
変換部と、上記相補形電界効果トランジスタ回路の入力
と同一の信号を入力とじ第２の出力を送出する第２の電
圧変換部を備え、この第１および第２の電圧変換部をＣ
ＭＯＳ型の７リツプフロツプ構成とするようにしたもの
である。
以下、図面に基づき本発明の実施例を詳細に説明する。
第２図は本発明による半導体回路装置の一実施例を示す
構成図である。
構成図である。
この第２図において第１図と同一符号のものは相当部分
を示し、（１１）はＰ−ＭＯ８で、そのソースおよび基
板（Ｎウェル）は高電位点Ｖｃｃ（３）に接続され、ゲ
ートはＮ＠ＭＯ８（１２）のゲートに接続され、このゲ
ート共通接続点に入力ＩＮ（５）が印加されるように構
成されている。（１３）はこのＰ −ＭＯ８（１１）と
Ｎ＠ＭＯ８（１２）から構成されるＣＭＯＳインバータ
、（１４）けＰ−ＭＯ８（１１）とＮ−Ｍｏ５（１２）
のそれぞれのドレインに接続された出力線で、この出力
線（１４）はＣＭＯＳインバータ（１３）の出方となっ
ている。
を示し、（１１）はＰ−ＭＯ８で、そのソースおよび基
板（Ｎウェル）は高電位点Ｖｃｃ（３）に接続され、ゲ
ートはＮ＠ＭＯ８（１２）のゲートに接続され、このゲ
ート共通接続点に入力ＩＮ（５）が印加されるように構
成されている。（１３）はこのＰ −ＭＯ８（１１）と
Ｎ＠ＭＯ８（１２）から構成されるＣＭＯＳインバータ
、（１４）けＰ−ＭＯ８（１１）とＮ−Ｍｏ５（１２）
のそれぞれのドレインに接続された出力線で、この出力
線（１４）はＣＭＯＳインバータ（１３）の出方となっ
ている。
（１５）はＰ−ＭＯＳで、そのソースおよび基板（Ｎウ
ェル）は高電位点ｖｐｐ（８）に接続されている。
ェル）は高電位点ｖｐｐ（８）に接続されている。
（１６）はＮ−ＭＯＳで、そのドレインはＰ−ＭＯＳ（
１５）のドレインに接続され、 Ｎ−ＭＯＳ （１６）
のソースおよび基板は低電位点（４）に接続され、ゲー
トは出力線（１４）に接続されている。（１７）はＰ拳
ＭＯ８で、そのソースおよび基板（Ｎウェル）は高電位
点■ＰＰ （ａ）に接続され、ゲートはＰ−ＭＯＳ（１
５）およびＮ−ＭＯＳ（１６）のドレイン接続点に接続
されると共に第１の出力０ＵＴ（１９）に接続されてい
る。（１８）はＮ−ＭＯ８″′ｒＡそのソースおよび基
板（Ｎウェル）は低電位点（４）に接続され、ゲートに
入力ｌＮ５）が印加されるように構成されている。（２
０）はＰ−ＭＯＳ （１７）のドレインとＮ拳ＭＯ８（
１８）のドレインおよびＰ・ＭＯＳ（１５）のゲートに
接続された第２の出力ＯＵＴである。
１５）のドレインに接続され、 Ｎ−ＭＯＳ （１６）
のソースおよび基板は低電位点（４）に接続され、ゲー
トは出力線（１４）に接続されている。（１７）はＰ拳
ＭＯ８で、そのソースおよび基板（Ｎウェル）は高電位
点■ＰＰ （ａ）に接続され、ゲートはＰ−ＭＯＳ（１
５）およびＮ−ＭＯＳ（１６）のドレイン接続点に接続
されると共に第１の出力０ＵＴ（１９）に接続されてい
る。（１８）はＮ−ＭＯ８″′ｒＡそのソースおよび基
板（Ｎウェル）は低電位点（４）に接続され、ゲートに
入力ｌＮ５）が印加されるように構成されている。（２
０）はＰ−ＭＯＳ （１７）のドレインとＮ拳ＭＯ８（
１８）のドレインおよびＰ・ＭＯＳ（１５）のゲートに
接続された第２の出力ＯＵＴである。
つぎにこの第２図に示す実施例の動作を説明する。
まず、入力ＩＮ（５）にＨレベル（■ｃｃレベル）の信
号を印加すると、ＣＭＯＳインバータ（１３）の出力（
出力線１４）はＧＮＤレベルとなる。したがって、Ｎ−
ＭＯＳ （１６）はオフ状態となり、Ｎ−ＭＯＳ（１８
）はオン状態となる。このとき、第２の出力０ＵＴ（２
０）はＰ＠ＭＯ８（１７）とＮ−ＭＯＳ （１８）の電
流増幅率の比を適当に設定することによってＧＮＤレベ
ルに近いレベルとなり、 Ｐ−ＭＯＳ（１５）はオンし
始じめ第１の出力０ＵＴ（１９）は■ｐｐレベルに上昇
していき、Ｐ−ＭＯＳ（１７）はオフし始める。以上の
動作を繰り返し、最終状態として、Ｐ−ＭＯＳ（１５）
は十分にオンし、Ｐ−ＭＯＳ（１７）は完全にオフ状態
となって第１出力０ＵＴ（１９）はｖｐｐレヘル、第２
の出力０ＴＪＴ（２０）はＧＮＤレベルとなる。そして
、この状態においては全く電流の消費はない。
号を印加すると、ＣＭＯＳインバータ（１３）の出力（
出力線１４）はＧＮＤレベルとなる。したがって、Ｎ−
ＭＯＳ （１６）はオフ状態となり、Ｎ−ＭＯＳ（１８
）はオン状態となる。このとき、第２の出力０ＵＴ（２
０）はＰ＠ＭＯ８（１７）とＮ−ＭＯＳ （１８）の電
流増幅率の比を適当に設定することによってＧＮＤレベ
ルに近いレベルとなり、 Ｐ−ＭＯＳ（１５）はオンし
始じめ第１の出力０ＵＴ（１９）は■ｐｐレベルに上昇
していき、Ｐ−ＭＯＳ（１７）はオフし始める。以上の
動作を繰り返し、最終状態として、Ｐ−ＭＯＳ（１５）
は十分にオンし、Ｐ−ＭＯＳ（１７）は完全にオフ状態
となって第１出力０ＵＴ（１９）はｖｐｐレヘル、第２
の出力０ＴＪＴ（２０）はＧＮＤレベルとなる。そして
、この状態においては全く電流の消費はない。
つぎに、入力ＩＮ（５）に Ｌ レヘル（ＧＮＤレベル
）の信号が印加された場合でも上記と同様な動作により
、このとき、第１の出力０ＵＴ（１９）はＧＮＤＩ／ベ
ル、第２の出力０ＵＴ（２０）け■ｐｐレベルになる。
）の信号が印加された場合でも上記と同様な動作により
、このとき、第１の出力０ＵＴ（１９）はＧＮＤＩ／ベ
ル、第２の出力０ＵＴ（２０）け■ｐｐレベルになる。
以上説明したように、本発明によれば、ＣＭＯ８構成に
することによＪ 、ＧＮＤ−ｖｃｃの入力に対し″Ｃ０
Ｎ１）−Ｖｐｐ（ｖｐｐ＞ｖｃｃ）を得ることカーｃ’
き、しかも、電流の消り撃はガいので、ワエ用上の効果
は極めて太である。オた、低電流でかっ１Ｌ“レベルの
浮き」二がることのない電圧変換の役割を持つ半導体回
路装置を実現することができるという点において極めて
有効である。
することによＪ 、ＧＮＤ−ｖｃｃの入力に対し″Ｃ０
Ｎ１）−Ｖｐｐ（ｖｐｐ＞ｖｃｃ）を得ることカーｃ’
き、しかも、電流の消り撃はガいので、ワエ用上の効果
は極めて太である。オた、低電流でかっ１Ｌ“レベルの
浮き」二がることのない電圧変換の役割を持つ半導体回
路装置を実現することができるという点において極めて
有効である。
第１図は従来の半導体回路装置の一列を示す構成図、第
２図は本発明（Ｃよる半導体回路装置の一実施例を示す
構成図である。 （３） 、 （３）・・・・高電位点、（４）・・・・
低電位点、（１１）＃（１５）、（１７）−−−−ｐ−
ｙｏｓｃｐチャンｒル形電界効果トランジスタ）、（１
２）、（１６）、（１８）−・・・Ｎ１１ＭＯ８（Ｎチ
ャンネル形電界効果トランジスタ）、（１３）・・・・
相補形電界効果トランジスタ・インバータ回路、（１４
）・・・・出カ魚１、（１９）、（２０）・・・・出力
。 代 理 人 大 岩 増 雄 手続補正書（自発） ↑５？許庁長宮殿 １、事件の表示 特願昭５８−１３９７４８号２、発明
の名称 半導体回路装置 ３、補正をする者 事ｒ′１・との関係 ！１′、、ｙ許出願人住 所°
東京都千代田区丸の内二ｌ１−１２計３号名 称 （６
０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁１−１２番；３′ｌ
′、−三菱電機株式会社内 氏名 （７３７５）弁理士大岩増に１１１・゛ ノ□′
１，５．・″ ５、補正の対象 （１１Ｉ！本先ｏ：、ｒ均−ｆ２；
Ｎ’ｄｕ’１部。
２図は本発明（Ｃよる半導体回路装置の一実施例を示す
構成図である。 （３） 、 （３）・・・・高電位点、（４）・・・・
低電位点、（１１）＃（１５）、（１７）−−−−ｐ−
ｙｏｓｃｐチャンｒル形電界効果トランジスタ）、（１
２）、（１６）、（１８）−・・・Ｎ１１ＭＯ８（Ｎチ
ャンネル形電界効果トランジスタ）、（１３）・・・・
相補形電界効果トランジスタ・インバータ回路、（１４
）・・・・出カ魚１、（１９）、（２０）・・・・出力
。 代 理 人 大 岩 増 雄 手続補正書（自発） ↑５？許庁長宮殿 １、事件の表示 特願昭５８−１３９７４８号２、発明
の名称 半導体回路装置 ３、補正をする者 事ｒ′１・との関係 ！１′、、ｙ許出願人住 所°
東京都千代田区丸の内二ｌ１−１２計３号名 称 （６
０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁１−１２番；３′ｌ
′、−三菱電機株式会社内 氏名 （７３７５）弁理士大岩増に１１１・゛ ノ□′
１，５．・″ ５、補正の対象 （１１Ｉ！本先ｏ：、ｒ均−ｆ２；
Ｎ’ｄｕ’１部。
Claims (1)
- Ｎウェル措成からなる相補形電界効果トランジスタ回路
において、第１のＰチャンネル形電界効果トランジスタ
と第１のＮチャンネル形電界効果トランジスタからなシ
前記ｉ１の■）チャンネル形電界効果トランジスタのソ
ースがＨｘの高電位点に接続され前記第１のＮチャンネ
ル形電界効果トランジスタのソースが低電位点に接続さ
れ前記第１のＰチャンネル形電界効果トランジスタおよ
び第１のＮチャンネル形電界効果トランジスタのそれぞ
れのゲートを共通、に接続した入力を持ちそれぞれのド
レインを共通に接続した出力を持つ相補形電界効果トラ
ンジスタ・インバータと、ソースが前記第１の高電位点
よシ高い第２の高電位点に接続された第２のＰチャンネ
ル形電界効果トランジスタとソースが前記低電位点に接
続されゲートに前記相補形電界効果トランジスタ・イン
バータの出力が供給されドレインが前記第２のＰチャン
ネル形電界効果トランジスタのドレインに接続された第
２のＮチャンネル形電界効果トランジスタからなシこの
ドレインの共通接続点を第１の出力とする回路と、ソー
スが前記第２の高電位点に接続されゲートに前記第１の
出力が供給される第３のＰチャンネル形電界効果トラン
ジスタとソースが前記低電位点に接続されドレインが前
記第３のＰチャンネル形電界効果トランジスタのドレイ
ンに接続された第３のＮグーヤンネル形電界効果トラン
ジスタからなりこのドレインの共通接続点を第２の出力
とする回路とを備え、かつ前記第２の出力が前記第２の
Ｐチャンネル形電界効果トランジスタのゲートに供給さ
れ、前記相補形電界効果トランジスタ・インバータの入
力と同一の信号が前記第３のＮチャンネル形電界効果ト
ランジスタのゲートに供給されるよう構成したことを特
徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139748A JPS6030213A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139748A JPS6030213A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030213A true JPS6030213A (ja) | 1985-02-15 |
Family
ID=15252460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58139748A Pending JPS6030213A (ja) | 1983-07-28 | 1983-07-28 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030213A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973644A (ja) * | 1972-10-13 | 1974-07-16 | ||
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 | ||
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
-
1983
- 1983-07-28 JP JP58139748A patent/JPS6030213A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973644A (ja) * | 1972-10-13 | 1974-07-16 | ||
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 | ||
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 |
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