JPS6029023A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
- Publication number
- JPS6029023A JPS6029023A JP12371783A JP12371783A JPS6029023A JP S6029023 A JPS6029023 A JP S6029023A JP 12371783 A JP12371783 A JP 12371783A JP 12371783 A JP12371783 A JP 12371783A JP S6029023 A JPS6029023 A JP S6029023A
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- JP
- Japan
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- converter
- integrator
- data
- output
- analog
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ発明の属する分野〕
本発明は、温度変化によるゲインドリフトの補正手段を
有する高速のディジタル・アナログ変換回路に関するも
のである。
有する高速のディジタル・アナログ変換回路に関するも
のである。
［従来技術］
一般に、高速のディジタル・アナログ変換器は温度変化
によるゲインドリフト（利得変化）が大きい。このよう
な高速のディジタル・アナログ変換器（以下、単にＤ／
Ａ変換器という）において、ゲインドリフトの補正手段
として、従来は（１） 温度が変化する度に基準データ
を入力し、出力が基準値に対応するようにゲインを調整
する。
によるゲインドリフト（利得変化）が大きい。このよう
な高速のディジタル・アナログ変換器（以下、単にＤ／
Ａ変換器という）において、ゲインドリフトの補正手段
として、従来は（１） 温度が変化する度に基準データ
を入力し、出力が基準値に対応するようにゲインを調整
する。
（２）予め温度係数を調べておいてＤ／Ａ変換動作時に
温度を検出し、その温度に合せて基準電圧を変える等の
手段によりゲインを調整する。
温度を検出し、その温度に合せて基準電圧を変える等の
手段によりゲインを調整する。
等の方法がとられていた。しかし、（１）の方法では温
度変化によるゲインｔｉｌｌ！整の為にＤ／Ａ変換動作
を一時停止させなければならず、連続動作ができない。
度変化によるゲインｔｉｌｌ！整の為にＤ／Ａ変換動作
を一時停止させなければならず、連続動作ができない。
又（２）ではＤ／Ａ変換器の温度係数の経時変化には対
応できず、長期間にわたって高安定を維持することはで
きない。等の問題がある。
応できず、長期間にわたって高安定を維持することはで
きない。等の問題がある。
本発明は、このような問題点を解決する為になされたも
ので、その目的は長期間安定でかつ連続動作が可能な高
速のＤ／Ａ変換回路を提供する二とにある。
ので、その目的は長期間安定でかつ連続動作が可能な高
速のＤ／Ａ変換回路を提供する二とにある。
以下、図面を用いて本発明の詳細な説明する。
図は本発明の一実施例のブロック図である。図において
、１０は高速（例えば２０ Ｍ）Ｉｚ）で動作するＤ／
Ａ変換器で、ディジタル入力データ１１はこのＤ／Ａ変
換１０によってアナログ電圧１２に変換される。２０は
タイマ回路、３０はＤ／Ａ変換器１０によって得られた
アナログ出力を積分する積分器、４０は入力データ１１
を積算するデータ積算器、５０はデータ積算器４０が出
力する積算値データをＤ／Ａ変換する低速のＤ／Ａ変換
器である。一般に低速のＤ／Ａ変換器は高精度でゲイン
ドリフトの少ないものが得られる。このＤ／Ａ変換器５
０にも高精度のものが用いられている。
、１０は高速（例えば２０ Ｍ）Ｉｚ）で動作するＤ／
Ａ変換器で、ディジタル入力データ１１はこのＤ／Ａ変
換１０によってアナログ電圧１２に変換される。２０は
タイマ回路、３０はＤ／Ａ変換器１０によって得られた
アナログ出力を積分する積分器、４０は入力データ１１
を積算するデータ積算器、５０はデータ積算器４０が出
力する積算値データをＤ／Ａ変換する低速のＤ／Ａ変換
器である。一般に低速のＤ／Ａ変換器は高精度でゲイン
ドリフトの少ないものが得られる。このＤ／Ａ変換器５
０にも高精度のものが用いられている。
６０は積分′４３０とＤ／Ａ変換器５０の出力を比較し
、その比較結果によりＤ／Ａ変換器１ｏにおける基準電
圧Ｖｒｅｆの値をｉ１１整する比較；１１！整器である
。７１〜７４はスイッチである。スイッチ７１はＤ／Ａ
変換器１０の出力端子と積分器３ｏの間に、スイッチ７
２はＤ／Ａ変換器１０の入力端子とデータ積算器４０の
間に、スイッチ７３は積分器３０と比較調整器６ｏの間
に、そしてスイッチ７４はＤ／Ａ変換器５ｏと比較調整
器６０の間に夫々接続されている。これらのスイッチ７
１〜７４はタイマ回路２０によって駆動されるもので、
スイッチ７１と７２が導通のとぎスイッチ７３〜７４は
遮断されるようになっている。このような構成の本発明
に係るディジタル・アナログ変換回路の動作を次に説明
する。
、その比較結果によりＤ／Ａ変換器１ｏにおける基準電
圧Ｖｒｅｆの値をｉ１１整する比較；１１！整器である
。７１〜７４はスイッチである。スイッチ７１はＤ／Ａ
変換器１０の出力端子と積分器３ｏの間に、スイッチ７
２はＤ／Ａ変換器１０の入力端子とデータ積算器４０の
間に、スイッチ７３は積分器３０と比較調整器６ｏの間
に、そしてスイッチ７４はＤ／Ａ変換器５ｏと比較調整
器６０の間に夫々接続されている。これらのスイッチ７
１〜７４はタイマ回路２０によって駆動されるもので、
スイッチ７１と７２が導通のとぎスイッチ７３〜７４は
遮断されるようになっている。このような構成の本発明
に係るディジタル・アナログ変換回路の動作を次に説明
する。
ディジタル入力データ１１は高速のＤ／Ａ変換器１０に
加えられてアナログの電圧１２に変換される。一方タイ
マ回路２０によりスイッチ７１゜７２を導通にすると、
積分器３０はアナログ電圧１２を積分し、データ積算器
４０は入力のデータ１１を積算する。データ積算器４０
によって積算されたデータ１１は低速のＤ／Ａ変換器５
ｏにより高精度でアナログ電圧に変換される。一定時間
（例えば１００μｓｅｃ ）経過したのち、タイマ回路
２０によってスイッチ７１と７２を遮断し、スイッチ７
３と７４を導通にする。これにより、積分器３０とＤ／
Ａ変換器５０の出力が比較調整器６０に加えられる。比
較調整器６０は積分器３０とＤ／Ａ変換器５０の出力間
の誤差を検出し、その誤差が零になるようにＤ／Ａ変換
器１０の基準電圧Ｖｒｅｆを調整する。これにより、Ｄ
／Ａ変換器１０はン品度変化に伴なうこの変換器のゲイ
ンドリフトが補正される。したがってＤ／Ａ変換器１０
の出力端子１３より高速のＤ／Ａ変換器を使用している
にもかかわらず、温度変化に影響されないアナログ出力
１２を得ることができる。
加えられてアナログの電圧１２に変換される。一方タイ
マ回路２０によりスイッチ７１゜７２を導通にすると、
積分器３０はアナログ電圧１２を積分し、データ積算器
４０は入力のデータ１１を積算する。データ積算器４０
によって積算されたデータ１１は低速のＤ／Ａ変換器５
ｏにより高精度でアナログ電圧に変換される。一定時間
（例えば１００μｓｅｃ ）経過したのち、タイマ回路
２０によってスイッチ７１と７２を遮断し、スイッチ７
３と７４を導通にする。これにより、積分器３０とＤ／
Ａ変換器５０の出力が比較調整器６０に加えられる。比
較調整器６０は積分器３０とＤ／Ａ変換器５０の出力間
の誤差を検出し、その誤差が零になるようにＤ／Ａ変換
器１０の基準電圧Ｖｒｅｆを調整する。これにより、Ｄ
／Ａ変換器１０はン品度変化に伴なうこの変換器のゲイ
ンドリフトが補正される。したがってＤ／Ａ変換器１０
の出力端子１３より高速のＤ／Ａ変換器を使用している
にもかかわらず、温度変化に影響されないアナログ出力
１２を得ることができる。
なお、図において、Ｄ／Ａ変換器１０に代えてアナログ
・ディジタル変換器を用い、ディジタル出力側にデータ
積算器、Ａ／Ｄ変換器、アナログ入力側に積分器を用い
ることにより、前記と同様なゲイン補正手段を持ったア
ナログ・ディジタル変換器を得ることができる。なお又
、図の実施例ではＩ）／Ａ変換器１０のゲインを調整す
る場合について説明したが、基準電圧Ｖｒｅイを変化さ
せる代りに、Ｄ／Ａ変換器ｌＯの出力端にアッテネータ
を設け、比較調整器６０の出力でそのアッテネーシヨン
の量を変化させるようにしてもよい〔発明の効果〕 以上の如く、本発明によれば高速のＩ）／Ａ変換器の出
力と、入力データとを比較し、その誤差が零になるよう
に高速のＤ／Ａ変換器のゲインを調整するか、又は前記
比較器で高速のＤ／Ａ変換器の出力端に接続されたアッ
テネータのアットネーションの量を調整するように構成
したので、特に基準データ等を用いることなく、高速の
Ｄ／Ａ変換器の動作中にリアルタイムで温度変化による
ゲインドリフトを補正することができる。したがって、
本発明によれば、連続動作が可能で、かつ長期間にわた
って動作が安定な高速のディジタル・アナログ変換回路
を得ることができる。
・ディジタル変換器を用い、ディジタル出力側にデータ
積算器、Ａ／Ｄ変換器、アナログ入力側に積分器を用い
ることにより、前記と同様なゲイン補正手段を持ったア
ナログ・ディジタル変換器を得ることができる。なお又
、図の実施例ではＩ）／Ａ変換器１０のゲインを調整す
る場合について説明したが、基準電圧Ｖｒｅイを変化さ
せる代りに、Ｄ／Ａ変換器ｌＯの出力端にアッテネータ
を設け、比較調整器６０の出力でそのアッテネーシヨン
の量を変化させるようにしてもよい〔発明の効果〕 以上の如く、本発明によれば高速のＩ）／Ａ変換器の出
力と、入力データとを比較し、その誤差が零になるよう
に高速のＤ／Ａ変換器のゲインを調整するか、又は前記
比較器で高速のＤ／Ａ変換器の出力端に接続されたアッ
テネータのアットネーションの量を調整するように構成
したので、特に基準データ等を用いることなく、高速の
Ｄ／Ａ変換器の動作中にリアルタイムで温度変化による
ゲインドリフトを補正することができる。したがって、
本発明によれば、連続動作が可能で、かつ長期間にわた
って動作が安定な高速のディジタル・アナログ変換回路
を得ることができる。
図は本発明に係るディジタル・アナログ変換回路の一実
施例を示すブロック図である。 １０・・・高速のＤ／Ａ変換器、２０・・・タイマ回路
、３０・・・積分器、４０・・・データ積算器、５ｏ・
・・低速のＤ／Ａ変換、６ｏ・・・比較調整器。
施例を示すブロック図である。 １０・・・高速のＤ／Ａ変換器、２０・・・タイマ回路
、３０・・・積分器、４０・・・データ積算器、５ｏ・
・・低速のＤ／Ａ変換、６ｏ・・・比較調整器。
Claims (1)
- ディジタル入力データをアナログ出力に変換する高速の
ディジタル・アナログ変換器、任意の期間１１１ｊ記高
速のディジタル・アナログ変換器より得られるアナログ
出力を積分する積分器、ｍノ記入力データを前記の期間
積算するデータ積算器、このデータ積算器の出力をアナ
ログ電圧に変換する低速高精度のディジタル・アナログ
変換器、及び前記積分器の出力と低速高精度のディジタ
ル・アナログ変換器の出力とを比較し両出力間の誤差に
対応して前記高速のディジタル・アナログ変換器のゲイ
ンを調整するか、又は高速のディジタル・アナログ変換
器の出力側に接続されたアッテネータのアッテネーシヨ
ンの量を調整する比較１ｉ１１整器よりなるディジタル
・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12371783A JPS6029023A (ja) | 1983-07-07 | 1983-07-07 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12371783A JPS6029023A (ja) | 1983-07-07 | 1983-07-07 | ディジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029023A true JPS6029023A (ja) | 1985-02-14 |
Family
ID=14867615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12371783A Pending JPS6029023A (ja) | 1983-07-07 | 1983-07-07 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03150926A (ja) * | 1989-10-04 | 1991-06-27 | American Teleph & Telegr Co <Att> | 切替キャパシタ回路とその回路特性の変動補償方法 |
| US10148276B1 (en) | 2017-09-14 | 2018-12-04 | Kabushiki Kaisha Toshiba | DA converter and ADPLL circuitry |
-
1983
- 1983-07-07 JP JP12371783A patent/JPS6029023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03150926A (ja) * | 1989-10-04 | 1991-06-27 | American Teleph & Telegr Co <Att> | 切替キャパシタ回路とその回路特性の変動補償方法 |
| US10148276B1 (en) | 2017-09-14 | 2018-12-04 | Kabushiki Kaisha Toshiba | DA converter and ADPLL circuitry |
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