JPS6027293A - メモリチエツク方式 - Google Patents
メモリチエツク方式Info
- Publication number
- JPS6027293A JPS6027293A JP58135015A JP13501583A JPS6027293A JP S6027293 A JPS6027293 A JP S6027293A JP 58135015 A JP58135015 A JP 58135015A JP 13501583 A JP13501583 A JP 13501583A JP S6027293 A JPS6027293 A JP S6027293A
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- JP
- Japan
- Prior art keywords
- memory
- processors
- contents
- processing
- memories
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
- H04Q3/54508—Configuration, initialisation
- H04Q3/54533—Configuration data, translation, passwords, databases
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program using multi-processor systems
- H04Q3/5455—Multi-processor, parallelism, distributed systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Databases & Information Systems (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は分散処理方式において、それぞれの分散した処
理装置に備えられているメモリの有効性をチェックする
メモリチェック方式に関する。
理装置に備えられているメモリの有効性をチェックする
メモリチェック方式に関する。
筐ず、従来゛のメモリチェック方式に関して説明し、そ
の欠点を明らかにする。
の欠点を明らかにする。
第１図、および第２図は従来の分散処理方式の交換機の
実例を示すブロック図である。
実例を示すブロック図である。
第１図および第２図において、１〜４は第１〜第４のプ
ロセサ、５〜８は第１〜第４のメモリ、９〜１２は第１
〜第４の通話路装置、１００はプロセサバス、１３はメ
モリバックアップ装置である。また、２１ ｆｌ第１の
プロセサ１と第１のメモリ５とから成る第１の処理装置
゛２．２２は第２のプロセサ２と第２のメモリ６とから
成る第２の処理装置、２３は＠３のプロセサ３と第３の
メモリ７とから成る第３の処理装置、２４Ｆｉ第４のプ
ロセサ４と第４のメモリ８とから成る第４の処理装置で
ある。
ロセサ、５〜８は第１〜第４のメモリ、９〜１２は第１
〜第４の通話路装置、１００はプロセサバス、１３はメ
モリバックアップ装置である。また、２１ ｆｌ第１の
プロセサ１と第１のメモリ５とから成る第１の処理装置
゛２．２２は第２のプロセサ２と第２のメモリ６とから
成る第２の処理装置、２３は＠３のプロセサ３と第３の
メモリ７とから成る第３の処理装置、２４Ｆｉ第４のプ
ロセサ４と第４のメモリ８とから成る第４の処理装置で
ある。
第１図、および第２図における各処理装置２１〜２４は
、スイッチネットワークを含めた第１〜第４の通話路装
置９〜１２を制御し、処理装置２１〜２４間のデータを
プロセサバス１ｏｏを介して授受し、ひとつの交換機と
しての機能をはたす。ここで、それぞれ第１〜第４の処
理装置２１〜２４に含１れている第１〜第４のメモリ５
〜８には処理過程で発生する一時記憶データ以外に、同
一内容の固定的データならびに固定的プログラムが記憶
されている。
、スイッチネットワークを含めた第１〜第４の通話路装
置９〜１２を制御し、処理装置２１〜２４間のデータを
プロセサバス１ｏｏを介して授受し、ひとつの交換機と
しての機能をはたす。ここで、それぞれ第１〜第４の処
理装置２１〜２４に含１れている第１〜第４のメモリ５
〜８には処理過程で発生する一時記憶データ以外に、同
一内容の固定的データならびに固定的プログラムが記憶
されている。
′？Ａ１図に示すような斯かる構成の交換機において、
固定的な内容を有するデータやプログラムなどを格納す
る各メモリ５〜８をリードオンリ）モＵ （ＲＯＭ）に
ょシ桶成し、パリティチェックによりメモリチェックを
行っている。
固定的な内容を有するデータやプログラムなどを格納す
る各メモリ５〜８をリードオンリ）モＵ （ＲＯＭ）に
ょシ桶成し、パリティチェックによりメモリチェックを
行っている。
第２図においては、第１図と同様に各メモリ５〜８をリ
ードオンリメモリ（ｌ（、ＯＭ）にょ多構成し、パリテ
ィチェックによりメモリチェックを行っている。さらに
第２図においては、固定的な内容のデータやプログラム
などを他の不揮発性の記憶媒体に記憶させて構成したメ
モリバックアップ装置１３を備え、このメモリバックア
ップ装置１３の内容と第１〜第４のメモリ５〜８の内容
とを照合してメモリチェックを行っている。ここで、第
１図に示す実例に訃けるように、長期にわたυメモリ内
容の有効性を保つ場合にパリティチェックのみを行って
いたのであれば、成る一時期のみしか起動されないプロ
グラムの内容にエラーがあっても、このエラーの発見が
遅れ、メモリ内容の反転状態によっては、上記エラーを
発見できないことがあると云う不安があった。いっぽう
、第２図においては、第１図に示すような不安は解消さ
れるが、第１〜第４の処理装置２１〜２４にそれぞれ含
ｆｉている第１〜第４のメモリ５〜８の容量に応じて、
他に不揮発性の記憶媒体が必要となり、メモリ容量によ
シ大きなメモリバックアップ装置１３を備える必要があ
ると云う欠点があった。筐だ、メモリをチェックするた
め、第１〜第４の処理袋■２１〜２４にそれぞれ負荷が
かかり、メモリバックアップ装置１３によっては保守の
必要性が生ずると云う欠点がある。
ードオンリメモリ（ｌ（、ＯＭ）にょ多構成し、パリテ
ィチェックによりメモリチェックを行っている。さらに
第２図においては、固定的な内容のデータやプログラム
などを他の不揮発性の記憶媒体に記憶させて構成したメ
モリバックアップ装置１３を備え、このメモリバックア
ップ装置１３の内容と第１〜第４のメモリ５〜８の内容
とを照合してメモリチェックを行っている。ここで、第
１図に示す実例に訃けるように、長期にわたυメモリ内
容の有効性を保つ場合にパリティチェックのみを行って
いたのであれば、成る一時期のみしか起動されないプロ
グラムの内容にエラーがあっても、このエラーの発見が
遅れ、メモリ内容の反転状態によっては、上記エラーを
発見できないことがあると云う不安があった。いっぽう
、第２図においては、第１図に示すような不安は解消さ
れるが、第１〜第４の処理装置２１〜２４にそれぞれ含
ｆｉている第１〜第４のメモリ５〜８の容量に応じて、
他に不揮発性の記憶媒体が必要となり、メモリ容量によ
シ大きなメモリバックアップ装置１３を備える必要があ
ると云う欠点があった。筐だ、メモリをチェックするた
め、第１〜第４の処理袋■２１〜２４にそれぞれ負荷が
かかり、メモリバックアップ装置１３によっては保守の
必要性が生ずると云う欠点がある。
本発明の目的は、複数の処理装置を備えた分散処理シス
テムにおいて、各処理装置に負荷をかけずにメモリ内容
を読出すと共に、特定の不揮発性の記憶媒体をもたずに
、各処理装置より読出したメモリ内容を照合し、多数決
判定を行う仁とによりメモリ内容の異常を発見するよう
に構成したメモリチェック方式を提供することにある。
テムにおいて、各処理装置に負荷をかけずにメモリ内容
を読出すと共に、特定の不揮発性の記憶媒体をもたずに
、各処理装置より読出したメモリ内容を照合し、多数決
判定を行う仁とによりメモリ内容の異常を発見するよう
に構成したメモリチェック方式を提供することにある。
本発明によるメモリチェック方式に、メモリとプロセサ
とから成る分散処理方式の処理装置を複数台備え、プロ
セサバスとメモリチェック回路とを具備して分散処理方
式におけるメモリ内容のη動性チェックをメモリチェッ
ク回路にＪ、リイｉうようにして実現したものである。
とから成る分散処理方式の処理装置を複数台備え、プロ
セサバスとメモリチェック回路とを具備して分散処理方
式におけるメモリ内容のη動性チェックをメモリチェッ
ク回路にＪ、リイｉうようにして実現したものである。
上記において、メモリ＆ｊ、処理過程に発生ずる一時記
憶データ以外に、同一内容の固定的データ、ならびに同
一内容の固定的プログラムをも含めて保持するためのも
のである。プロセサはメモリに接続されていて、上記デ
ータを処理すると共に、プログラムを実行するためのも
のである。いつはう、プロセサバスは複数台の処理装置
を相互に接続するためのものであり、メモリチェック回
路は各プロセサに接続されている各メモリより固定的な
データと固定的なグログラームとを読出してそれぞれ照
合し、多数決判定の処理を行ってメモリの内容をチェッ
クするためのものである。
憶データ以外に、同一内容の固定的データ、ならびに同
一内容の固定的プログラムをも含めて保持するためのも
のである。プロセサはメモリに接続されていて、上記デ
ータを処理すると共に、プログラムを実行するためのも
のである。いつはう、プロセサバスは複数台の処理装置
を相互に接続するためのものであり、メモリチェック回
路は各プロセサに接続されている各メモリより固定的な
データと固定的なグログラームとを読出してそれぞれ照
合し、多数決判定の処理を行ってメモリの内容をチェッ
クするためのものである。
次に、本発明の実施例について図面を参照して説明する
。第３図は、本発明によるメモリチェック方式の一実施
例を説明する図である。
。第３図は、本発明によるメモリチェック方式の一実施
例を説明する図である。
第３図において、第１図および第２図と同様な要素には
同様な符号が与えである。第３図において、’ｇｉ〜第
４のプロセサ１〜４と、第１〜第４のメモリ５〜８とに
よりそれぞれ第１−第４の処理装置２１〜２４を形成し
、交換機スイッチネットワークの第１〜第４の通話路装
置９〜１２を制御する。第３図による装置は、交換処理
の実行に必要な処理装置間のデータ授受はプロセザバス
１００を介して行い、交換３％全体の交換１？ＩＪ 作
ｎプロセザバス１００を使って遂行する分散処理方式の
交換機の一実施例である。第１〜第４の処理１装置２１
〜２４はそれぞれ交換処理過程で発生する各種の一時記
憶データ以外の固定的なデータ、および固定的なプログ
ラムを第１〜第４のメモリ５〜８の内部に保有している
。それぞハ、のメモリ５〜８μ、メモリチェック回路１
４に接続されている。メモリチェック回路１４は各プロ
七す１〜４の処理を妨げないように、ダイレクトメモリ
アクセス（ＤＭＡ）動作により各処理装置２１〜２４の
各メモリ５〜８より固定的なデーターや固定的なプログ
ラムなどを読出し、内容の照合チェックを行って多数決
判定をイ１うものであり、このような動作に工す、内容
が反転しているメモリ、および反転箇所を検出し、名ブ
ロセザ１〜４の閉塞、筐たは切替えを行うものである。
同様な符号が与えである。第３図において、’ｇｉ〜第
４のプロセサ１〜４と、第１〜第４のメモリ５〜８とに
よりそれぞれ第１−第４の処理装置２１〜２４を形成し
、交換機スイッチネットワークの第１〜第４の通話路装
置９〜１２を制御する。第３図による装置は、交換処理
の実行に必要な処理装置間のデータ授受はプロセザバス
１００を介して行い、交換３％全体の交換１？ＩＪ 作
ｎプロセザバス１００を使って遂行する分散処理方式の
交換機の一実施例である。第１〜第４の処理１装置２１
〜２４はそれぞれ交換処理過程で発生する各種の一時記
憶データ以外の固定的なデータ、および固定的なプログ
ラムを第１〜第４のメモリ５〜８の内部に保有している
。それぞハ、のメモリ５〜８μ、メモリチェック回路１
４に接続されている。メモリチェック回路１４は各プロ
七す１〜４の処理を妨げないように、ダイレクトメモリ
アクセス（ＤＭＡ）動作により各処理装置２１〜２４の
各メモリ５〜８より固定的なデーターや固定的なプログ
ラムなどを読出し、内容の照合チェックを行って多数決
判定をイ１うものであり、このような動作に工す、内容
が反転しているメモリ、および反転箇所を検出し、名ブ
ロセザ１〜４の閉塞、筐たは切替えを行うものである。
本発明は以上説明したように、複数の処理装置の内部の
メモリの内容をＤＭＡにより読出し、メモリチェック回
路の内容と照合して多数決判定を行うように構成するこ
とにより、特定のメモリバックアップ装置を有すること
なしにメモリチェックが行えると云う効果がある。
メモリの内容をＤＭＡにより読出し、メモリチェック回
路の内容と照合して多数決判定を行うように構成するこ
とにより、特定のメモリバックアップ装置を有すること
なしにメモリチェックが行えると云う効果がある。
第１図および第２図は、従来の分散処理方式によりメモ
リアクセスする交換機の実例の概要を示すブロック図で
ある。 第３図は、Ｘ発明による直接メモリアクセス方式を採用
した交換機の一実施例を示すブロック図である。 １〜４・・・プロセサ ５〜８・・・メモリ９〜１２・
・・通話路装置 １３・・・メモリバックアップ装置 １４・・・メモリチェック回路 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ δ
リアクセスする交換機の実例の概要を示すブロック図で
ある。 第３図は、Ｘ発明による直接メモリアクセス方式を採用
した交換機の一実施例を示すブロック図である。 １〜４・・・プロセサ ５〜８・・・メモリ９〜１２・
・・通話路装置 １３・・・メモリバックアップ装置 １４・・・メモリチェック回路 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ δ
Claims (1)
- 処理過程で発生する一時記憶データ以外に、同一内容の
固定的データ、ならびに同一内容の固定的プログラムを
も含めて保持するためのメモリと、ｈｉＪ記メセメモリ
続されていて前記データを処理すると共に、前記プログ
ラムを実行するためのプロセサとを具備して構成した分
散形処理装置を複数台備えると共に、前記複数台の処理
装置を相互に接続するためのプロセサバスと、前記各プ
ロセサに接続されている前記各メモリより固定的なデー
タと固定的なプログラムとを読出してそれぞれ照合し、
多数決判定の処理を行って前記メモリの内容の有効性チ
ェックを行うためのメモリチェック回路とを具備し、分
散処理方式における前記メモリの内容の有効性チェック
を前記メモリチェック回路により行うようにして実現し
たことを特徴とするメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135015A JPS6027293A (ja) | 1983-07-22 | 1983-07-22 | メモリチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135015A JPS6027293A (ja) | 1983-07-22 | 1983-07-22 | メモリチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027293A true JPS6027293A (ja) | 1985-02-12 |
Family
ID=15141934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135015A Pending JPS6027293A (ja) | 1983-07-22 | 1983-07-22 | メモリチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211786A (ja) * | 1985-03-16 | 1986-09-19 | Hitachi Maxell Ltd | Ｉｃカ−ド |
-
1983
- 1983-07-22 JP JP58135015A patent/JPS6027293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211786A (ja) * | 1985-03-16 | 1986-09-19 | Hitachi Maxell Ltd | Ｉｃカ−ド |
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